• 전력전자학회:학술대회논문집
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• 전력전자학회 2013년도 전력전자학술대회 논문집
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• pp.457-458
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• 2013

본 논문은 Simulink 모델을 기반으로 하여 FPGA 알고리즘을 설계하는 과정을 구현하였다. Simulink 모델은 SRF-PLL 제어기법을 적용하였으며, Simulink 모델은 기본적으로 부동소수점으로 구성된다. 그러나 FPGA 구현에 필요한 VHDL 코드는 고정 소수점 변환이 필요하므로, 부동 소수점 모델을 고정 소수점으로 변환하고 두 연산 기법의 시뮬레이션 결과를 비교분석하였다.

• 대한전자공학회논문지SP
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• 제46권1호
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• pp.95-103
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• 2009

본 논문에서는 WCDMA RF 중계기 시스템에서 송신안테나에서 전송 증폭된 중계신호가 수신안테나로 귀환되는 현상을 제거하고자 고정 소수점 연산의 ICS 알고리즘을 이용하여 중계기의 성능을 향상시킨다. 귀환 신호의 제거를 위한 LMS 기반의 ICS 알고리즘은 고속 DSP 프로세서나 대용량 FPGA를 사용하며, 이때 부동 소수점 연산을 위한 처리장치는 가격이 고가인 단점이 있다. 본 논문에서는 고정 소수점 연산 프로세서를 사용하여 ICS 알고리즘을 구현할 수 있도록 고정 소수점 연산용 ICS 알고리즘을 개발하고, 알고리즘의 성능검증을 위하여 부동 소수점 연산을 사용한 경우와 비교 시뮬레이션을 수행한다.

• 한국정보통신학회논문지
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• 제19권9호
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• pp.2153-2160
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• 2015

EGML (effective Gaussian mixture learning) 기반 이동 객체 검출 (moving object detection; MOD) 알고리듬의 하드웨어 구현을 위한 설계조건을 분석하였다. EGML 알고리듬을 OpenCV 소프트웨어로 구현하고 다양한 영상들에 대한 시뮬레이션을 통해 배경학습 시간과 이동 객체 검출에 영향을 미치는 파라미터 조건을 분석하였다. 또한, 고정소수점 시뮬레이션을 통해 파라미터들의 비트 길이가 이동 객체 검출 성능에 미치는 영향을 평가하고, 최적 하드웨어 설계 조건을 도출하였다. 본 논문의 파라미터 비트 길이를 적용한 고정소수점 이동 객체 검출 모델은 부동소수점 연산 대비 약 절반의 비트 길이를 사용하면서 MOD 성능의 차이는 0.5% 이하이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.80-83
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• 2010

IEEE 802.11n 표준에 제시된 3가지 블록길이(648, 1294, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC(Low Density Parity Check) 복호기의 성능을 분석하였다. 최소합 알고 리듬과 layered 복호방식이 적용된 LDPC 복호기의 고정소수점(fixed-point) 시뮬레이션 모델을 Matlab으로 개발하였다. 고정소수점 시뮬레이션을 통해 복호기 내부 비트 수와 정수부 및 소수부의 비트 수에 따른 복호 수렴속도를 분석하여 다중모드 LDPC 복호기의 하드웨어 구현을 위한 최적의 설계조건을 탐색하였으며, 블록길이와 부호율에 따른 복호성능을 분석하였다.

• 한국정보통신학회논문지
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• 제15권2호
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• pp.432-438
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• 2011

IEEE 802.11n 표준에 제시된 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC(low density parity check) 복호기의 최적 설계조건을 분석하였다. 최소합 알고리듬과 layered 복호방식이 적용된 LDPC 복호기의 고정소수점(fixed-point) 시뮬레이션 모델을 Matlab으로 개발하였다. 고정소수점 시뮬레이션을 통해 복호기 내부 비트 폭, 정수 부분과 소수 부분의 비트 폭에 따른 복호 수렴속도를 분석하여 다중모드 LDPC 복호기의 하드웨어 구현을 위한 최적의 설계조건을 탐색하였으며, 블록길이와 부호율에 따른 복호성능을 분석하였다.

• 한국정보전자통신기술학회논문지
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• 제7권3호
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• pp.126-131
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• 2014

본 논문에서는 웨이블릿 변환을 통하며 QRS complex를 검출 하며, 32비트 고정 소수점 연산이 가능한 프로세서에도 동작하도록 알고리즘 최적화 기법을 제시한다. 먼저 입력 ECG 신호를 밴드 패스 필터를 통과 시키고, 3개의 서로 다른 웨이블릿 함수를 하나로 병합한 웨이블릿 함수를 이용하여 웨이블릿 변환을 하며, 다음으로 시간 평균 함수를 뒤에 마지막으로 QRS complex를 검출 한다. 제안 알고리즘은 MIT-BIH arrhythmia database에 적용하여 검증한다. 모든 과정은 32비트 고정 소수점 연산으로 구현되며, 삼각함수 같은 복잡한 연산은 테이블화 하였다. 검출 알고리즘은 컴퓨터 시뮬레이션을 통해 평가 한다.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.921-929
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• 2011

본 논문에서는 모바일 WiMAX용 layered LDPC(low-density parity-check) 복호기의 복호성능 및 복호 수렴속도 분석을 통해 LDPC 복호기의 하드웨어 구현을 위한 최적의 설계조건을 탐색하였다. 최소합 알고리듬과 layered 복호방식을 적용한 LDPC 복호기의 고정소수점 Matlab 모델을 개발하고 시뮬레이션 하였다. IEEE 802.16e 표준에 제시된 블록길이 576, 1440, 2304 비트와 부호율 1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6에 대해 고정소수점 비트 폭, 블록길이, 부호율 등이 복호성능에 미치는 영향을 분석하였으며, 고정소수점 비트 폭이 8 비트 이상이고 정수부분이 5 비트 이상일 때 안정된 복호성능이 얻어짐을 확인하였다.

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2003년도 추계학술대회 발표 논문집
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• pp.50-53
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• 2003

본 연구에서는 AD 변환기, QEP(Quadrature Encoder Pulse Circuit)등 모터 제어에 필요한 주변 소자의 디지털 제어를 통해서 AC 서보 모터의 벡터 제어를[3] 구현하고 시간 지연에 의한 노이즈를 최소화하기 위해 저 전압형 DSP인 TMP320F2812를 이용하였다. TMP320F2812는 MOS 타입으로 8 depth pipeline을 가진 Harvard bus 를 채택해서 최대 150MIPS의 고속 처리 능력을 갖고 있으며 12 비트의 AD 변환기 QEP 회로와 공간 전압 벡터 PWM을 발생시킬 수 있는 기능을 가진 모터 제어용 원칩 DSP이다 모터 제어에 필요한 주변 회로들을 내장한 DSP는 하드웨어적인 구성을 간소화시키고 이로 인한 비용 절감을 얻을 수 있다. 간단한 구조로 고속 연산을 하기 위해 TMP320F2812는 고정 소수점 연산 처리 방식[6]을 사용하게 되었다. 고정 소수점 연산 처리로 인한 오차는 각 변수에 대한 스케일링을 통해 유효 자리를 확보 하는 방법을 사용하였다.

• 한국정보통신학회논문지
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• 제16권4호
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• pp.713-720
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• 2012

최근 차세대 영상 기술로 홀로그래피가 많은 주목을 받고 있다. 홀로그램은 광학적인 촬영을 통해서 획득할 수도 있지만 최근에는 컴퓨터를 이용한 홀로그램 생성 방법을 많이 사용하고 있다. 이를 컴퓨터 생성 홀로그램(computer generated hologram, CGH)이라 하는데 CGH는 많은 연산량이 요구되어 S/W를 이용하면 실시간으로 생성하는 것이 불가능하다. 따라서 실시간의 CGH를 위해서 FPGA나 GPU를 이용한 연산 방법이 주로 사용되고 있다. 하드웨어를 기반으로 하여 구현할 경우에 내부 시스템의 비트 제한으로 인하여 S/W와 같은 품질을 얻을 수 없다. 따라서 본 논문에서는 품질의 저하를 최소화하면서 하드웨어의 자원을 최대한 감소시킬 수 있는 하드웨어 비트 너비를 분석하여 가이드라인을 제시하고자 한다. 이를 위해서 1비트 단위의 고정소수점 시뮬레이션을 모든 내부 변수 및 연산과정에 대해 수행하고, 수치적인 결과와 시각적인 결과를 종합적으로 분석하여 최적의 비트 너비와 응용분야에 따른 비트 너비를 제시한다.

• 대한전자공학회논문지SP
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• 제39권2호
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• pp.128-136
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• 2002

본 논문에서는 이동통신 단말기의 음성부호화기에 탑재할 수 있도록 TeakLite DSP Core를 이용한 음향반향제거기(Acoustic Echo Canceller)를 실시간으로 구현하였다. 음성부호화기에서 음향반향제거기가 사용할 수 있는 연산량의 제한때문에 적응필터는 NLMS(Normalized Least Mean Square) 알고리즘을 이용한 FIR 필터를 사용하였다. 먼저 음향반향제거기를 부동소수점 C-언어로 구현한 다음 고정소수점 시뮬레이션을 통하여 고정소수점 연산으로 바꾸었다. 그리고 고정소수점 연산 결과를 기반으로 어셈블리 언어로 프로그램을 작성하고 최적화 과정을 거쳐 실시간으로 동작하도록 하였다. 최종적으로 구현된 반향제거기는 프로그램 메모리가 624 words이고 데이터 메모리는 811 words이었다. 샘플링 주파수를 8 ㎑로 하였을 때, 32 msec의 반향경로 지연시간에 해당되는 256 차수의 필터를 이용한 경우에는 14.12 MIPS의 연산량을, 16 msec의 반향경로 지연시간에 해당되는 128 차수의 필터를 이용한 경우에는 9.00 MIPS의 연산량을 필요로 하였다.