• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.4
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• pp.50-50
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• 2001

IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.

• 전기의세계
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• v.44 no.1
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• pp.5-9
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• 1995

본고에서는 최근 활발하게 연구되고 있는 지연시험에 대해서 지연고장모델, 지연테스트의 종류, 여러 자동 테스트 생성 기법, 고장시뮬레이션 방법들에 대해서 살펴보고자 한다.

• Journal of KIISE:Computer Systems and Theory
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• v.28 no.6
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• pp.310-316
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• 2001

본 논문에서는 10N March 테스트 알고리즘에 기반한 내장된 이중 포트 메모리를 위한 효율적인 테스트 알고리즘을 제안하였다. 제안된 알고리즘은 각각의 포트에 대해 독립적으로 테스트 알고리즘을 적용함으로써 각각의 포트에 대해서 단일 포트 메모리 테스트 알고리즘을 적용하는 방법에 비해 시간 복잡도를 20N에서 8.5N으로 시간 복잡도를 줄였다. 그리고 제안된 알고리즘은 주소 디코더 고장, 고착 고장, 천이 고장, 반전 결합 고장, 동행 결합 고장을 모두 검출할 수 있다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.12A
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• pp.1904-1911
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• 2000

IDDQ 테스팅은 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 기법이다. 본 논문에서는 테스트 대상 회로의 게이트간에 발생 가능한 모든 단락을 고려하여, 이러한 결함을 효과적으로 검출하기 위한 테스트 패턴 생성기와 고장 시뮬레이터를 구현하였다. 구현된 테스트 패턴 생성기와 고장 시뮬레이터는 O(n2)의 복잡도를 가지는 합선고장을 효과적으로 표현하기 위한 기법과 제안된 테스트 패턴 생성 알고리즘 및 고장 collapsing 알고리즘을 이용하여 빠른 고장 시뮬레이션 수행시간과 높은 고장 검출률을 유지하면서 적은 수의 테스트 패턴의 생성이 가능하다. ISCAS 벤치마크 회로에 대한 실험을 통하여 기존의 다른 방식보다 성능이 우수함을 보여주었다.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10c
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• pp.671-673
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• 1998

본 논문에서는 CMOS 2단 연산 증폭기에 존재하는 강고장을 검출하기 위한 새로운 아날로그 테스트 방법을 제안한다. 테스트 대상 회로는 테스트를 용이하도록 궤환 루프를 삽입하고 정현파 테스트 입력을 인가하여 출력단에 고장 효과를 발생시켜 고장을 검출하는 테스트 방법이다. 테스트 대상회로에 고장이 존재할 경우 출력 단에서 정현파가 아닌 DC 전압이나 왜곡 신호가 나타나 고장 검출이 용이하다. 제안된 테스트 방법은 테스트 입력 신호를 생성하기 위한 복잡한 알고리즘을 요구하지 않으므로 테스트 패턴 시간이 짧고, 비용이 절감된다. 또한 테스트를 위한 추가적인 하드웨어의 오브헤드가 적다. 본 논문에서 제안된 테스트 방법의 정당성과 효율성은 HSPICE 모의실험을 통하여 검증하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.6
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• pp.72-84
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• 2000

The test patterns for path delay faults consist of two patterns. So in order to test the delay faults, a new weight generation algorithm that is different from the weight generation algorithm for stuck-at faults must be applied. When deterministic test patterns for weight calculation are used, the deterministic test patterns must be divided into several subsets, so that Hamming distances between patterns are not too long. But this method makes the number of weight sets too large in delay testing, and may generate inaccurate weights. In this pater, we perform fault simulation without pattern partition. Experimental results for ISCAS 89 benchmark circuits prove the effectiveness of the new weight generation algorithm proposed in this paper.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.2
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• pp.59-59
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• 2001

조합회로에 대한 ATPG 알고리듬이 효율적으로 100%의 고장 검출율을 달성할 수 있게 되어 감에 따라서 고장 검출율을 그대로 유지한 상태에서 테스트 패턴을 줄이는 압축 기법의 중요성이 점차로 부각되고 있다. 본 논문에서 제시하는 알고리듬은 고장들간의 독립과 양립 관계에 기초해서, 압축된 테스트 패턴을 위해서는 양립할 수 있는 고장 집합의 크기를 크게 해야 하므로, 고장-패턴 쌍과 고장들간의 독립과 양립 관계를 이용해서 고장-패턴 쌍의 트리 구조를 생성하였다. 이 고장-패턴 트리를 바탕으로 해서 효율적으로 압축된 테스트 패턴을 생성할 수 있었고, ISCAS 85와 ISCAS 89 측정 기준 회로에 대한 결과로 제시된 알고리듬의 우수성을 검증하였다.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10c
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• pp.662-664
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• 1998

IEEE 1149.1 바운다리스캔은 보드 수준에서 고장점검 및 진단을 위한 테스트 설계기술이다. 그러나, 바운다리스캔 제어기의 특성상 테스트 패턴의 주입에서 관측까지 2.5 TCK가 소요되므로, 연결선상의 지연고장을 점검할 수 없다. 본 논문에서는 Update_DR 신호를 변경하여, 테스트 패턴 주입에서 관측까지 1 TCK가 소요되게 함으로써, 지연고장 점검을 가능하게 하는 기술을 소개한다. 나아가서, 정적인 고장점검을 위한 테스트 패턴을 개선해 지연고장 점검까지 가능하게 하는, N개의 net에 대한 2log(N+2)의 새로운 테스트패턴도 제안한다. 설계와 시뮬레이션을 통해 지연고장 점검이 가능함을 확인하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.5
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• pp.115-131
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• 2004

As dual port memories are being frequently used, test and diagnosis for dual port memories becomes more important. In this paper, anew diagnosis algerian which can classify faults in detail when the fault is detected during test process is developed. The new algerian increases its efficiency by using the information that can be obtained by test results as well as results using additional diagnostic pattern set. In addition the algorithm can diagnose various fault models for dual port memories.

• Journal of the Korea Society of Computer and Information
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• v.3 no.2
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• pp.99-104
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• 1998

In this paper I designed test pattern generator which will be completely detected the faults of multi-stage Logic Circuit. 1 generated this pattern using the test pattern generation Logic Circuit. The generated test patterns compared with the exhausted testing was decreased pattern. This test pattern generator will detect the all single stuck-at faults in the multi-stage Logic Circuit. The choice of which of the many I.C testing methods to use can have a effect on the success or failure of the fault detected. One of the most important considerations is cost and designed test pattern generator is very low cost type.