A Study on the Generation System Design for Fault Detect

고장 진단 생성 시스템 설계에 관한 연구

In this paper I designed test pattern generator which will be completely detected the faults of multi-stage Logic Circuit. 1 generated this pattern using the test pattern generation Logic Circuit. The generated test patterns compared with the exhausted testing was decreased pattern. This test pattern generator will detect the all single stuck-at faults in the multi-stage Logic Circuit. The choice of which of the many I.C testing methods to use can have a effect on the success or failure of the fault detected. One of the most important considerations is cost and designed test pattern generator is very low cost type.

본 논문에서는 다단 논리회로의 고장을 완벽하게 검출할 수 있는 테스트 패턴 생성기를 설계하였다. 이 테스트 기법은 테스트 패턴 생성 논리회로를 사용하여 생성하였다. 생성된 테스트 패턴은 기존의 전체 테스트 방법에 비해 패턴을 크게 감소시켰다. 이 테스트패턴 생성기는 다단 논리회로에서의 모든 고장을 검출할 것으로 본다. 여러 가지 I.C 테스트 방법 중에서 어떤 방법을 선택할 것인지는 고장검출 속도에 영향을 준다. 가장 중요한 것은생산단가이며 설계된 테스트 패턴 생성기는 저가형이다.