• 정보처리학회논문지A
• /
• 제16A권2호
• /
• pp.79-88
• /
• 2009

경계면스캔 구조는 시험대상회로의 입력측 스캔경로에 직렬입력을 통하여 시험패턴을 입력하고, 병렬로 대상회로에 인가한 후, 응답값을 출력측 스캔경로를 통하여 TDO로 직렬로 출력하는 시험구조로서, 대상회로의 동작속도에 맞추어 인가되는 연속적인 시험패턴에 대한 대상회로의 동적인 변화되는 출력을 관찰하는 것이 불가능하다. 본 논문에서는 대상회로의 동작속도 환경하에서 연속적인 시험패턴을 입력하여 시험대상회로의 연속적인 동적인 출력값들을 지속적으로 TDO로 출력함으로써 대상회로에 대한 성능시험에 사용할 수 있는 패턴생성기와 CBSR(Continuous capture Boundary Scan Register)를 이용한 시험구조와 시험절차를 개발하였다. 본 논문에서 사용된 CBSR은 연속캡쳐 설정과 쉬프트경로 설정을 위해 개발되었으며, 표준의 경계면 스캔 레지스터의 기능을 정상적으로 수행하도록 설계되었다. Altera의 Max+Plus 10.0를 사용하여 패턴생성기와 CBSR을 이용한 시험구조를 설계하고, 스캔구조를 적용 설계하고, CCAP명령어를 사용한 시험절차를 시뮬레이션을 통해 제안된 시험구조의 동작의 정확성을 확인하였다.

• 한국컴퓨터정보학회논문지
• /
• 제13권4호
• /
• pp.87-95
• /
• 2008

경계면 스캔 구조는 시험대상회로의 출력 값들을 캡쳐하여 스캔경로를 이용하여 TDO로 직렬출력하여 출력 값을 관찰할 수 있는 시험구조이며, Sample/preload명령어를 이용하여 시험대상회로의 특정한 한 순간의 출력만을 캡쳐하여 직렬출력하여 분석할 수 있다. 본 논문에서는 4비트 비동기 카운터회로를 시험대상회로로 선정하고, 정상동작중인 카운터의 특정 출력을 지정하여 특정한 순간의 정적인 출력이 아닌, 연속적인 동적인 출력 값들을 다른 출력결과의 영향 없이 지속적으로 TDO로 출력하여 관찰할 수 있는 선택 가능한 관측점을 가진 시험구조와 시험절차를 개발하였다. 본 논문에서 제안하는 선택 가능한 관측점을 가진 시험구조는 표준에서 정한 시험동작을 정상적으로 수행하며, 관측점의 설정을 위한 명령어가 추가되었다. 4비트 카운터회로에 제안된 선택 가능한 관측점 시험구조를 적용 설계하고, 관측점 설정 명령어를 사용한 시험절차를 Altera의 Max 10.0을 이용한 시뮬레이션을 통해 동작의 정확성을 확인하였다.

• 한국정보처리학회논문지
• /
• 제5권3호
• /
• pp.862-872
• /
• 1998

본 논문에서는 경계면 스캔 구조에서의 클럭 입력을 갖는 순서회로를 위한 지연시험 구조와 지연시험 절차를 개발하였다. 지연시험 대상회로가 클럭 입력을 갖는 순서회로일 경우, 기존의 경계면 스캔 구조에서의 지연시험은 중복패턴의 입력, 클럭 입력과 데이터 입력과의 시간 간격과, 패턴 입력과 응답값 캡쳐까지의 시간 문제에 의해 적절치 않음을 보였다. 본 논문에서 제안하는 ARCH-S는 클럭 카운팅 기술을 이용하여 정해진 수의 클럭을 대상회로의 클럭 입력선에 적용시킴으로써 대상회로에 입력되는 입력 패턴의 중복을 피할 수 있다. 또한 대상회로를 정상 속도에서 동작할 수 있도록 시스템 클럭을 TCK로 사용한다. 연속적인 클럭 발생에 TCK를 사용함으로써 대상회로를 정상 속도에서 검증할 수 있다. 제안된 ARCH-S 구조는 시뮬레이션을 통해 동작의 정확성과, 기존의 구조와 비교하여 향상된 성능을 가짐을 확인하였다.

• 한국컴퓨터정보학회논문지
• /
• 제4권1호
• /
• pp.28-37
• /
• 1999

본 논문에서는 클록 입력을 갖는 대표적인 회로인 5비트 카운터를 대상회로로 선정하여 경계면 스캔 구조를 적용하고, 대상회로에 대한 지연시험을 위한 새로운 시험 구조와 지연시험 절차를 개발하였다. 지연시험 대상회로가 클록 입력을 갖는 경우, 기존의 경계면 스캔 구조에서는 동일한 패턴의 중복 입력, 클록 입력과 데이터 입력과의 시간 간격과, 패턴 입력과 응답값 캡쳐까지의 시간 문제에 의해 적절치 않음을 보였다. 본 논문에서 제안하는 지연 시험 구조는 클록 계수 발생기를 사용하여 연속 발생시킬 클록의 개수를 입력받아 이를 대상회로의 클록 입력에 적용하여 대상회로에 대한 입력 패턴의 중복문제를 해결하였다. 또한 시스템 클록을 TCK로 사용하여 대상회로를 정상 속도에서 동작할 수 있도록 하였다. 연속적인 클록 발생에 TCK를 사용함으로써 대상회로를 정상 속도에서 검증할 수 있다. 제안된 시험 구조와 절차는 대상회로에 대한 타이밍 시뮬레이션을 통해 동작의 정확성을 확인하였다.

• 한국컴퓨터정보학회논문지
• /
• 제3권2호
• /
• pp.105-112
• /
• 1998

본 논문에서는 다중 보드를 시험하기 위한 새로운 구조인 확장된 스캔 경로(ESP: Extended Scan Path) 구조를 제안한다. 보드를 시험하기 위한 기존의 구조로는 단일 스캔경로와 다중 스캔 경로가 있다. 단일 스캔경로 구조는 시험 데이타의 전송 경로인 스캔 경로가 하나로 연결되므로 스캔 경로가 단락이나 개방으로 결함이 생기면 나머지 스캔 경로에올바른 시험 데이타를 입력할 수 없다. 다중 스캔 경로 구조는 다중 보드 시험 시 보드마다별도의 신호선이 추가된다 그러므로 기존의 두 구조는 다중 보드 시험에는 부적절하다. 제안된 ESP 구조를 단일 스캔 경로 구조와 비교하면, 스캔 경로 상에 결함이 발생하더라도 그 결함은 하나의 스캔 경로에만 한정되어 다른 스캔 경로의 시험 데이타에는 영향을 주지않는다. 뿐만 아니라, 비스트 (BIST: Built In Self Test)와 IEEE 1149.1 경계면 스캔 시험을 병렬로 수행함으로써 시험에 소요되는 시간을 단축한다. 본 논문에서는 제안한 ESP 구조와 기존 시험 구조의 성능을 비교하기 위해서 수치적 비교를 한다.

• 한국컴퓨터정보학회논문지
• /
• 제6권2호
• /
• pp.14-19
• /
• 2001

본 논문은 2차 다항식을 이용하여 3차원 물체의 표면 특징을 추출하고 표현하는 방법을 제안한다. 우리는 수정된 스캔 라인 기법을 이용하여 에지 맵을 얻는다. 에지 맵으로부터 3차원 물체의 각 면들을 분리하기 위해 레이블링 연산을 하고 각 면에서 중심점과 모서리 점들을 추출한다. 그 다음에, 평면 방정식으로부터 각 면이 평면인지 곡면인지를 판단하고, 3차원 물체를 표현하기 위해 각 면의 평면 또는 곡면의 계수 및 특징들을 추출한다. 그리고 합성영상과 실측영상을 통해서 제안된 기법의 성능을 알아보았다.

• 한국정보처리학회논문지
• /
• 제3권7호
• /
• pp.1924-1937
• /
• 1996

본 논문에서는 다중 보드를 시험하기 위한 새로운 구조인 확장된 스캔 경로 (ESP: Exlended Scan Path)와 절차를 제안한다. 보드률 시험하기 위한 기존의 구조로는 단일 스캔 경로와 다중 스캔 경로가 있다. 단일 스캔 경로 구조는 시험 데이자의 전송 경로 인 스캔 경로가 하나로 연결되므로 스캔 경로가 단락이나 개방으로 결함이 생기면 나머지 스캔 경로에 올바른 시험 데이타를 입력할 수 없다. 다중 스캔 경로 구조는 다중 보드 시험 시보드마다 별도의 신호선이 추가된다. 그러므로 기존의 주 구조는 다중 보드 시험에는 부적절하다. 제안된 ESP구조를 단일 스캔 경로 구조와 비교하면, 스캔 경로 상에 결함이 발생하더라도 그 결함은 하나의 스캔 경로에만 한정되어 다른 스캔 경로의 시험 데이타에는 영향을 주지 않는다. 뿐만 아니라, 비스트(BIST: BUILT In Self Test)와 IEEE 1149.1 경계면 스캔 시험을 병렬로 수행함으로써 시험에 소요되는 시간을 단축한다. 또한 ESP 구조를 다중 스캔 경로 구조와 비교하면, 스캔 경로마다 신호선을 공통으로 사용함으로써 다중 보드 시험 시 추가되는 신호선이 없다. 본 논문 에서는 제안한 ESP 구조와 기존 시험 구조의 성능을 비교하기 위해서, ISCAS '85벤치 마크 회로를 대상으로 각 구조의 시험 수행 시간을 비교하여 우수함을 보였다.

• 대한핵의학회지
• /
• 제32권5호
• /
• pp.414-424
• /
• 1998

목적: PET과 MR 영상을 체계적으로 합성i분석하여 각각의 영상기법이 갖는 단점을 보완하고 기능을 향상시킴으로써 보다 정확하고 유용한 임상정보를 얻을 수 있다. 두 영상을 공간적으로 합성하기 위해서 머리 표피 경계점들 간의 거리를 최소화하는 알고리즘을 이용할 경우 경계점 추출의 정확성 및 견실성과 거리 계산 속도가 합성 알고리즘의 성능을 결정하는 중요한 요소가 된다. 본 연구에서는 PET 영상의 경계 추출과 거리 계산 방법을 개선하고 이를 이용하여 PET과 MR 영상을 3차원적으로 합성하였다. 대상 및 방법: 공간적인 합성을 위한 영상처리기법의 핵심인 경계점 추출을 위해 PET영상에서는 방출스캔 sinogram의 경계를 강조한 후 재구성한 횡단면으로부터 2 mm 간격으로 머리 표피 경계점들을 추출하였으며 MR 영상에서는 각 횡단면마다 약 2도 간격으로 경계점들을 추출하였다. 두 영상의 모든 경계점들 간의 평균 유클리디안 거리를 최소화하는 3차원 가상공간 상에서의 위치 이동과 회전 각도를 최소자승법을 이용하여 구한 후 PET영상을 역 전환하여 위치 정합을 하였다. 평균 거리의 계산 속도를 향상시키기 위하여 고정된 대상의 각 경계점을 중심으로 하여 주변 공간 정들에서의 거리를 순차적으로 계산하고 이들의 최소값을 취하는 방법으로 거리지도를 구성하였으며 최소자승법에서 경계점들 간의 위치가 변할 때마다 매번 평균거리를 다시 계산하지 않고 거리지도를 참조하여 평균 거리를 산출하는 방법을 사용하였다. 위치 정합된 두 영상의 동시 표현을 위하여 PET 영상의 화소값에 $0.4{\sim}0.7$부터 1사이의 범위로 정규화된 MR 영상의 화소 값으로 가중치를 주는 가중정규화 방법을 사용하였다. 결과: 방출스캔의 sinogram을 이용함으로써 PET영상의 경계를 견실하게 추출할 수 있었으며, 거리지도를 이용하여 거리 계산을 한 결과 계산 속도를 향상시킬 수 있었다. 정상인의 뇌영상에 대해 위치 정합을 실시한 결과 평균 거리 오차는 2mm 이하였다. 가중정규화 방법을 사용하였을 때 합성된 영상의 정성적인 식별 명확도가 향상하였다. 결론: 견실한 PET 영상 경계점 추출과 거리지도를 이용한 계산 속도의 향상을 통해 뇌 PET과 MR 영상 합성기법의 성능을 개선할 수 있었으며 이를 이용하며 개발한 영상정합 프로그램은 임상 환경에서 유용하게 사용될 수 있을 것이다.

• 전자공학회논문지C
• /
• 제35C권2호
• /
• pp.10-21
• /
• 1998

In this paper, we analyze the problems of conventional and previous mehtod on delay test method in IEEE 1149.1. To solve them, we propose two kinds of delay test architectures. One is called ARCH-C, is for combinatonal circuit, and the other is ARCH-S, for clocked sequential circuit. ARCH-C is able to detect delay defect of 0.5 $T_{tck}$ or 1 $T_{tck}$ size. And ARCH-C have a fixed and small amount of hardware overhead, on the contrary preious method has a hardware overhead on the dependent of CUT. This paper discusses weveral problems of Delay test on IEEE 1149.1 for clocked sequential circuit. We suggest the method called ARCH-S, is based on a clock counting technique to generate continuous clocked input of CUT. the simulation results ascertain the accurate operation and effectiveness of the proposed architectures.res.

• 전자공학회논문지A
• /
• 제31A권6호
• /
• pp.199-208
• /
• 1994

This paper proposes a delay fault test technique for ICs and PCBs with the boundary-scan architectures supporting ANSI/IEEE Std 1149.1-1990. The hybrid delay fault model, which comprises both of gate delay faults and path delay faults, is selected. We developed a procedure for testing delay faults in the circuits with typical boundary scan cells supporting the standard. Analyzing it,we concluded that it is impractical because the test clock must be 2.5 times faster than the system clock with the cell architect-ures following up the state transition of the TAP controller and test instruction set. We modified the boundary-scan cell and developed test instructions and the test procedure. The modified cell and the procedure need test clock two times slower than the system clock and support the ANSI/IEEE standard perfectly. A 4-bit ALU is selected for the circuits under test. and delay tests are simulated by the SILOS simulator. The simulation results ascertain the accurate operation and effectiveeness of the modified mechanism.