• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.903-906
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• 2011

고밀도집적을 위한 구리기둥주석범프(CPTB)의 제작공정에 흔히 전기도금과 무전해도금이 적용된다. CPTB는 약 $100{\mu}m$ 정도의 피치를 갖도록 먼저 구리도금 층을 전착시킨 다음, 구리의 산화 억제를 위하여 구리기둥 주위에 주석을 입혀 제작한다. 이 과정에서 구리도금 층 두께를 균일하게 형성하는 일은 매우 민감하고 어렵지만 중요한 일이다. 이를 위하여 구리도금 전극 사이에 전류분포 제어를 위한 절연 막(절연게이트)을 형성하여 도금 층의 두께분포를 조절하는 실험을 하였다. 원통형 도금 조에서 중심부를 열어 전류를 흘려주고, 그 외 부분은 가장자리 끝까지 막고 전류를 차단하여 두께분포 변화를 확인하였다.

• 전자공학회논문지SC
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• 제48권2호
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• pp.28-34
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• 2011

이전 보고에서 우리는 오직 포토리소그래피(photolithography) 공정만을 이용하여 단일벽 탄소 나노튜브 (single-walled carbon nanotube; SWCNT)를 산화막 (silicon-dioxide; $SiO_2$)이 형성된 실리콘 (silicon; Si) 기판위에 선택적으로 흡착시키는 공정 방법에 대해 조사했었다. 본 논문에서, 우리는 위에서 설명한 기법을 이용하여 단일벽 탄소 나노튜브 채널을 가진 전계효과 트랜지스터 (field emission transistor; FET)를 제작하였다. 또한, 제작된 단일벽 탄소 나노튜브 기반 전계효과 트랜지스터 소자의 게이트 전압에 따른 전류 전압특성이 조사되었다. 이 전계효과 트랜지스터는 센서로서 작동될 수 있다. 포토리소그래피 공정에 의해 열산화막이 형성된 실리콘 기판 표면위에 단일벽 탄소 나노튜브가 흡착될 부분(채널부분)의 포토레지스트가 노출되도록 포토레지스트 패턴이 형성된다. 이 포토레지스트 패턴이 형성된 기판은 단일벽 탄소 나노튜브가 분산된 다이클로로벤젠 (dichlorobenzene; DCB) 용액 속에 담가진다. 남아 있는 포토레지스트 패턴이 아세톤에 의해 제거 되면, 결과적으로 채널부분 (소오스와 드레인 전극사이) 에 선택적으로 단일벽 탄소 나노튜브 채널이 형성된다. 이 간단한 가기 조립 기술이 이용됨으로써 우리는 단일벽 탄소 나노튜브 채널을 가진 4개의 전계효과 트랜지스터 어레이를 성공적으로 제작하였다.

• 전자공학회논문지
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• 제53권5호
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• pp.69-76
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• 2016

MCT (MOS Controlled Thyristor)의 전류 구동능력은 도통상태의 MCT를 턴-오프 시킬 수 있는 능력, 즉 off-FET의 성능에 의해 결정되고, MCT의 주된 응용분야인 펄스파워 분야에서는 턴-온 시의 피크전류($I_{peak}$)와 전류상승기울기(di/dt) 특성이 매우 중요하다. 이러한 요구사항을 만족시키기 위해서는 MCT의 on/off-FET 성능 조절이 중요하지만, 깊은 접합의 P-웰과 N-웰을 형성하기 위한 삼중 확산공정과 다수의 산화막 성장공정은 이온주입 불순물의 표면농도를 변화시키고 on/off-FET의 문턱전압($V_{th}$) 조절을 어렵게 한다. 본 논문에서는 on/off-FET의 $V_{th}$를 개선하기 위한 채널영역 문턱전압 이온주입에 대하여 시뮬레이션을 진행하고 이를 토대로 제작한 MCT의 전기적 특성을 비교 평가하였다. 그 결과 문턱전압 이온주입을 진행한 MCT의 경우(활성영역=$0.465mm^2$) $100A/cm^2$ 전류밀도에서의 전압손실($V_F$)은 1.25V, 800V의 어노드 전압에서 $I_{peak}$ 및 di/dt는 290A와 $5.8kA/{\mu}s$로 문턱전압 이온주입을 진행하지 않은 경우와 유사한 특성을 나타낸 반면, $100A/cm^2$의 구동전류에 대한 턴-오프 게이트전압은 -3.5V에서 -1.6V로 감소하여 MCT의 전류 구동능력을 향상시킴을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.456-456
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• 2010

CMOS 소자가 서브마이크론($0.1\;{\mu}m$) 이하로 스케일다운 되면서 단채널 효과(short channel effect), 게이트 산화막(gate oxide)의 누설전류(leakage current)의 증가와 높은 직렬저항(series resistance) 등의 문제가 발생한다. CMOS 소자의 구동전류(drive current)를 높이고, 단채널 효과를 줄이기 위한 가장 효율적인 방법은 소스 및 드레인의 얕은 접합(shallow junction) 형성과 직렬 저항을 줄이는 것이다. 플라즈마 도핑 방법은 플라즈마 밀도 컨트롤, 주입 바이어스 전압 조절 등을 통해 저 에너지 이온주입법보다 기판 손상 및 표면 결함의 생성을 억제하면서 고농도로 얕은 접합을 형성할 수 있다. 그리고 얕은 접합을 형성하기 위해 주입된 불순물의 활성화와 확산을 위해 후속 열처리 공정은 높은 온도에서 짧은 시간 열처리하여 불순물 물질의 활성화를 높여주면서 열처리로 인한 접합 깊이를 얕게 해야 한다. 그러나 접합의 깊이가 줄어듦에 따라서 소스 및 드레인의 표면 저항(sheet resistance)과 접촉저항(contact resistance)이 급격하게 증가하는 문제점이 있다. 이러한 표면저항과 접촉저항을 줄이기 위한 방안으로 실리사이드 박막(silicide thin film)을 형성하는 방법이 사용되고 있다. 본 논문에서는 (100) p-type 웨이퍼 He(90 %) 가스로 희석된 $PH_3$(10 %) 가스를 사용하여 플라즈마 도핑을 실시하였다. 10 mTorr의 압력에서 200 W RF 파워를 인가하여 플라즈마를 생성하였고 도핑은 바이어스 전압 -1 kV에서 60 초 동안 실시하였다. 얕은 접합을 형성하기 위한 불순물의 활성화는 ArF(193 nm) excimer laser를 통해 $460\;mJ/cm^2$의 에니지로 열처리를 실시하였다. 그리고 낮은 접촉비저항과 표면저항을 얻기 위해 metal sputter를 통해 TiN/Ti를 $800/400\;{\AA}$ 증착하고 metal RTP를 사용하여 실리사이드 형성 온도를 $650{\sim}800^{\circ}C$까지 60 초 동안 열처리를 실시하여 $TiSi_2$ 박막을 형성하였다. 그리고 $TiSi_2$의 두께를 측정하기 위해 TEM(Transmission Electron Microscopy)을 측정하였다. 화학적 결합상태를 분석하기 위해 XPS(X-ray photoelectronic)와 XRD(X-ray diffraction)를 측정하였다. 접촉비저항, 접촉저항과 표면저항을 분석하기 위해 TLM(Transfer Length Method) 패턴을 제작하여 I-V 특성을 측정하였다. TEM 측정결과 $TiSi_2$의 두께는 약 $580{\AA}$ 정도이고 morphology는 안정적이고 실리사이드 집괴 현상은 발견되지 않았다. XPS와 XRD 분석결과 실리사이드 형성 온도가 $700^{\circ}C$에서 C54 형태의 $TiSi_2$ 박막이 형성되었고 가장 낮은 접촉비저항과 접촉저항 값을 가진다.

• 한국진공학회지
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• 제21권5호
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• pp.273-278
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• 2012

현재 Hf (Hafnium)을 기반으로한 게이트 유전체의 연구는 여러 분야에서 다양하게 진행되어져 왔다. 이는 기존의 $SiO_2$보다 유전상수 값이 크고, 또한 계속되는 scaling-down 공정에서도 양자역학적인 터널링을 차단하는 특성이 뛰어나기 때문이다. MOSFET 구조에서 유전체 박막의 두께 감소로 인한 전기적 특성 저하를 보완하기 위해서 high-K 재료가 대두되었고 현재 주를 이루고 있다. 그러나 현재까지 $HfO_2$에 대한 nano-mechanical 특성 연구는 부족한 상태이므로 본 연구에서는 게이트 절연층으로 최적화하기 위하여 $HfO_2$ 박막의 nano-mechanical properties를 자세히 조사하였다. 시료는 rf magnetron sputter를 이용하여 Si (silicon) 기판 위에 Hafnium target으로 산소유량(4, 8 sccm)을 달리하여 증착하였고, 이후 furnace에서 400에서 $800^{\circ}C$까지 질소분위기에서 20분간 열처리를 실시하였다. 실험결과 산소 유량을 8 sccm으로 증착한 시료가 열처리 온도가 증가할수록 누설전류 특성 성능이 우수 해졌다. Nano-indenter로 측정하고 Weibull distribution으로 정량적 계산을 한 결과, $HfO_2$ 박막의 stress는 as-deposited 시료를 기준으로 $400^{\circ}C$에서는 tensile stress로 변화되었다. 그러나 온도가 증가(600, $800^{\circ}C$)할수록 compressive stress로 변화 되었다. 특히, $400^{\circ}C$ 열처리한 시료에서 hardness 값이 (산소유량 4 sccm : 5.35 GPa, 8 sccm : 5.54 GPa) 가장 감소되었다. 반면에 $800^{\circ}C$ 열처리한 시료에서는(산소유량 4 sccm : 8.09 GPa, 8 sccm : 8.17 GPa) 크게 증가된 것을 확인하였다. 이를 통해 온도에 따른 $HfO_2$ 박막의 stress 변화를 해석하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.156-157
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• 2012

단일 셀에서 비휘발성 및 고속의 휘발성 메모리를 모두 구동할 수 있는 다기능 메모리는 모바일 기기 및 embedded 장치의 폭발적인 성장에 있어 그 중요성이 커지고 있다. 따라서 최근 이러한 fusion기술을 응용한 unified RAM (URAM)과 같은 다기능 메모리의 연구가 주목 받고 있다. 이러한 다목적 메모리는 주로 silicon on insulator (SOI)기반의 1T-DRAM과 SONOS기술 기반의 비휘발성 메모리의 조합으로 이루어진다. 하지만 이런 다기능 메모리는 주로 단결정기반의 SOI wafer 위에서 구현되기 때문에 값이 비싸고 사용범위도 제한되어 있다. 따라서 이러한 다기능메모리를 다결정 실리콘을 이용하여 제작한다면 기판에 자유롭게 메모리 적용이 가능하고 추후 3차원 적층형 소자의 구현도 가능하기 때문에 다결정실리콘 기반의 메모리 구현은 필수적이라고 할 수 있겠다. 본 연구에서는 다결정실리콘을 이용한 channel recessed구조의 다기능메모리를 제작하였으며 각 1T-DRAM 및 NVM동작에 따른 memory 특성을 살펴보았다. 실험에 사용된 기판은 상부 비정질실리콘 100 nm, 매몰산화층 200 nm의 SOI구조의 기판을 이용하였으며 고상결정화 방법을 이용하여 $600^{\circ}C$ 24시간 열처리를 통해 결정화 시켰다. N+ poly Si을 이용하여 source/drain을 제작하였으며 RIE시스템을 이용하여 recessed channel을 형성하였다. 상부 ONO게이트 절연막은 rf sputter를 이용하여 각각 5/10/5 nm 증착하였다. $950^{\circ}C$ N2/O2 분위기에서 30초간 급속열처리를 진행하여 source/drain을 활성화 하였다. 계면상태 개선을 위해 $450^{\circ}C$ 2% H2/N2 분위기에서 30분간 열처리를 진행하였다. 제작된 Poly Si MFM에서 2.3V, 350mV/dec의 문턱전압과 subthreshold swing을 확인할 수 있었다. Nonvolatile memory mode는 FN tunneling, high-speed 1T-DRAM mode에서는 impact ionization을 이용하여 쓰기/소거 작업을 실시하였다. NVM 모드의 경우 약 2V의 memory window를 확보할 수 있었으며 $85^{\circ}C$에서의 retention 측정시에도 10년 후 약 0.9V의 memory window를 확보할 수 있었다. 1T-DRAM 모드의 경우에는 약 $30{\mu}s$의 retention과 $5{\mu}A$의 sensing margin을 확보할 수 있었다. 차후 engineered tunnel barrier기술이나 엑시머레이저를 이용한 결정화 방법을 적용한다면 device의 특성향상을 기대할 수 있을 것이다. 본 논문에서는 다결정실리콘을 이용한 다기능메모리를 제작 및 메모리 특성을 평가하였다. 제작된 소자의 단일 셀 내에서 NVM동작과 1T-DRAM동작이 모두 가능한 것을 확인할 수 있었다. 다결정실리콘의 특성상 단결정 SOI기반의 다기능 메모리에 비해 낮은 특성을 보여주었으나 이는 결정화방법, high-k절연막 적용 및 engineered tunnel barrier를 적용함으로써 해결 가능하다고 생각된다. 또한 sputter를 이용하여 저온증착된 O/N/O layer에서의 P/E특성을 확인함으로써 glass위에서의 MFM구현의 가능성도 확인할 수 있었으며, 차후 system on panel (SOP)적용도 가능할 것이라고 생각된다.