• 전자공학회논문지D
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• 제36D권10호
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• pp.17-22
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• 1999

이 논문에서는 플래시 EEPROM 셀에서의 데이터 보존 특성을 개선하기 위해서 IPD(inter-poly-dielectrics) 층을 사용하는 새로운 제안에 관한 연구 결과들을 논의하였다. 이 연구를 위하여 약 10nm 두께의 게이트 산호막을 갖으며 또한 ONO 또는 ONON IPD 층을 갖는 적층형-게이트 플래시 EEPROM 셀들을 제작하였다. 측정 결과를 보면 ONO IPD 층을 갖는 소자들은 데이터 보존 특성이 심각하게 열화 되었으며, 그 특성의 활성화 에너지도 0.78 eV로 플래시 EEPROM 셀을 위하여 요구되는 최소 값(1.0 eV)보다 상당히 낮았다. 이는 구동 소자용 트랜지스터(peripheral MOSFET) 소자들의 게이트 산호막을 형성하기 위한 건열산화 공정 바로 직전에 실시하는 세정 공정 동안 IPD 층의 상층 산화막의 일부 또는 전부가 식각되었기 때문인 것으로 믿어진다. 반면에, ONON IPD 층을 갖는 소자들의 데이터 보존 특성은 상단히 (약 50% 이상) 개선되었으며 활성화 에너지도 1.1 eV인 것으로 나타났다. 이는 IPD 층에서 상층 산화막위에 있는 질화막이 그 세정 공정 동안 산화막이 식각되는 것을 방지해 주기 때문임에 틀림없다.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.43-54
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• 2007

본 논문에서는 실시간 처리를 위한 얼굴 검출 알고리즘의 하드웨어 엔진을 설계하고 검증하였다. 얼굴 검출 알고리즘은 주어진 이미지에서 학습된 얼굴의 특징데이터를 통하여 얼굴의 대략적인 위치를 찾는 연산을 수행한다. 얼굴 검출 알고리즘을 하드웨어 구조로 설계하기 위해 Integral Image Calculator, Feature Coordinate Calculator, Feature Difference Calculator, Cascade Calculator, Window Detector 등의 5 단계로 구조를 나누었으며, On-Chip Integral Image memory 와 Feature Parameter Memory를 설계하였다. 삼성전자의 S3C2440A 프로세서 칩과 Xilinx사의 Virtex4LX100을 이용하여 검증 플랫폼을 구축하고, CCD카메라를 통하여 실제 얼굴의 영상을 받아들여 얼굴 검출을 실시간으로 구동시켜 검증하였다. 설계된 하드웨어는 Virtex4LX100 FPGA를 타겟으로 합성 시에 3,251 LUTs 를 사용하고, 24MHz의 동작 속도에서 검색 윈도우의 이동 간격에 따라 프레임 당 1.96$\sim$0.13 초의 실행속도를 가진다. 그리고 매그나칩 0.25um ASIC 공정으로 제작 시 41만 게이트 (Combinational area 약 34.5만 게이트, Noncombinational area 약 6.5만 게이트)의 크기를 가지며, 100MHz의 동작 속도에서 프레임 당 0.5초 미만의 실행 속도로, 임베디드 시스템의 실시간 얼굴 검출 솔루션에 적합함을 보여준다. 실제 XF1201칩의 일부 모듈로 구현되어 동작함이 확인되었다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.1-7
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• 2008

Magnetic Tunnel Junction (MTJ)는 비휘발성 소자로서 그간 기억소자분야에 국한되어왔으나, 최근 다양한 연구들에 의하여 자기논리 (magneto-logic) 회로에 사용되면서 기존 트랜지스터 기반의 논리연산자를 대체할 수 있는 가능성을 보이고 있으며, 논리회로까지 확장 적용되어 스핀전자공학 분야의 새로운 장을 열 것으로 기대되어지고 있다. 자체 저장 능력을 갖는 MTJ 소자로 구현된 자기논리 회로는 전원이 꺼져도 정보가 그대로 유지되고, 또한, 불 (Boolean) 연산 수행 시 단순한 입력변화만으로 다양한 논리 연산자 구현이 가능한 구조적인 유연성을 보이므로, 물리적으로 완성된 회로 내에서 얼마든지 재구성이 가능한 자기논리 회로를 구현할 수 있다. 본 논문에서는 단순한 조합논리나 순차논리 회로의 동작을 넘어서, 임의의 3비트 논리회로 동작을 모두 수행할 수 있는 자기논리 회로를 제안한다. 이를 위해 3비트 논리회로 중에서 최대의 복잡성을 갖는 논리회로를 MTJ 소자를 사용하여 설계하였고, 그 동작을 이전 논문에서 제안된 바 있는 macro-model을 보완 적용하여 검증하였다. 제안된 회로는 3비트로 구현할 수 있는 가장 복잡한 논리회로의 동작을 수행할 뿐만 아니라, 전류구동회로의 게이트 신호들을 변화시킴으로써 임의의 3비트 논리 회로의 동작을 모두 수행하는 것이 가능하다.

• 전자공학회논문지SC
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• 제42권2호
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• pp.49-58
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• 2005

새롭게 개발되어진 소프트 스위칭 3상 PM 정류기는 간단한 회로 구성과 고효율을 가지고 있다. 제안한 회로는 ARCP 컨버터의 한 종류이다. 기존의 ARCP 컨버터는 3상 보조 리액터와 소프트 스위칭 보조 회로를 6개의 보조 스위치, 각 스위치의 게이트 구동 회로, 제어회로가 필수적이나 결과적으로 이 회로는 높은 손실을 가지고 있다. 본 논문에서 제안한 주 회로는 두 개의 보조 리액터와 두 개의 스위치와 각각의 다이오드로 구성되는 보조 소프트 스위칭 회로이다. 부가적으로 두 개의 주 스위치와 간단한 보조 스위치의 제어회로는 PWM 제어 회로로 만들어지며, 공통으로 사용하였다. 소프트 스위칭 보조 회로의 작용을 의미하며, 주 스위치는 WS로 동작되고, 보조스위치는 ZCS로 동작된다. 본 논문에서 제안한 회로의 구성과 동작 원리를 설명하였으며, 실험결과에 의해서 증명하였다 용랑5[kW]의 시작품을 사용하여 변환효율은 최대$98.8[\%]$과 역률$99[\%]$를 얻었다.

• 전자공학회논문지S
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• 제36S권11호
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• pp.34-43
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• 1999

본 논문에서는 디지털 복합기에 사용할 수 있는 고속 영상처리 프로세스를 설계 및 구현하였다. 제안된 영상 처리 프로세스는 단일화 된 데이터 경로를 가진 이진화 알고리듬 아키텍쳐를 가진다. 외부 메모리 용량을 최소화하기 위해 화소별 파이프라인 구조를 가지고 있다. 쉐이딩 보정, 감마 보정, 자동이득조절과 같은 전처리 기능을 수행하고 CCD와 CIS를 구동한다. 전처리된 데이터는 확대/축소 과정을 거치고 다양한 이진화 알고리듬에 의해 이진화된다. 내장된 이진화 알고리듬은 단순이진화, 고대역 통과 필터링, 디더링, 오차확산법, 임계값이동 오차확산법이다. 이들 알고리듬의 구현은 임계값 이동 오차확산법에 기반을 두고 동일한 동작을 하는 회로들을 공유하도록 데이터 경로를 설계하였다. 이 구조를 구현함에 의해 제어의 복잡도와 게이트 카운터를 줄일 수 있다.

• 한국진공학회지
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• 제17권5호
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• pp.461-465
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• 2008

적층 박막 내에서의 상변화는 주변 층에 영향을 준다. 결정화가 게이트 절연층에 주는 영향이 제거된 선결정화법(precrystallization)이 금속 유도 일측면 결정화(metal-induced unilateral crystallization)에 의해 제작된 다결정 실리콘 박막 트랜지스터 소자 및 회로의 전기적 특성에 미치는 영향에 대하여 연구하였다. 이 방법으로 만들어진 소자는 일반적인 후 결정화(postcrystallization) 소자에 비하여 높은 전류 구동력을 보였다. 여기에 본 연구는 DC bias에 의한 ring oscillator의 특성 변화를 연구하였다. 선결정화된 실리콘 박막을 이용하여 제작한 PMOS inverter는 후결정화된 실리콘 박막을 이용하여 제작한 inverter에 비하여 매우 동적(dynamic)이고도 안정적인 특성을 보였다.

• 전자공학회논문지
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• 제53권5호
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• pp.69-76
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• 2016

MCT (MOS Controlled Thyristor)의 전류 구동능력은 도통상태의 MCT를 턴-오프 시킬 수 있는 능력, 즉 off-FET의 성능에 의해 결정되고, MCT의 주된 응용분야인 펄스파워 분야에서는 턴-온 시의 피크전류($I_{peak}$)와 전류상승기울기(di/dt) 특성이 매우 중요하다. 이러한 요구사항을 만족시키기 위해서는 MCT의 on/off-FET 성능 조절이 중요하지만, 깊은 접합의 P-웰과 N-웰을 형성하기 위한 삼중 확산공정과 다수의 산화막 성장공정은 이온주입 불순물의 표면농도를 변화시키고 on/off-FET의 문턱전압($V_{th}$) 조절을 어렵게 한다. 본 논문에서는 on/off-FET의 $V_{th}$를 개선하기 위한 채널영역 문턱전압 이온주입에 대하여 시뮬레이션을 진행하고 이를 토대로 제작한 MCT의 전기적 특성을 비교 평가하였다. 그 결과 문턱전압 이온주입을 진행한 MCT의 경우(활성영역=$0.465mm^2$) $100A/cm^2$ 전류밀도에서의 전압손실($V_F$)은 1.25V, 800V의 어노드 전압에서 $I_{peak}$ 및 di/dt는 290A와 $5.8kA/{\mu}s$로 문턱전압 이온주입을 진행하지 않은 경우와 유사한 특성을 나타낸 반면, $100A/cm^2$의 구동전류에 대한 턴-오프 게이트전압은 -3.5V에서 -1.6V로 감소하여 MCT의 전류 구동능력을 향상시킴을 확인하였다.

• 한국정보통신학회논문지
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• 제14권1호
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• pp.183-190
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• 2010

본 논문에서는 외부 프로그램 전압으로 프로그램 가능한 로직 공정 기반의 eFuse OTP 셀을 제안하였다. 기존의 eFuse OTP 메모리 셀은 eFuse의 양극 (anode)에 연결된 SL (Source Line)으로 SL 구동회로의 전압강하를 거치면서 프로그램 데이터가 공급된 반면, 새롭게 제안된 eFuse 셀은 NMOS 프로그램 트랜지스터의 게이트에 프로그램 데이터가 공급되고 eFuse의 양극에 3.8V의 외부 프로그램 전압 (FSOURCE)이 전압강하 없이 공급된다. 그리고 제안된 셀의 FSOURCE 전압은 읽기 모드에서 0V 또는 플로팅 상태를 유지한다. 한편 본 논문에서는 FSOURCE 핀의 전압이 플로팅 상태인 경우는 회로적으로 0V로 바이어싱 하는 클램프 회로를 제안하였고, 로직 전압인 VDD (=1.8V)와 FSOURCE전압 사이에 스위칭 해주는 VPP 스위칭 회로를 제안하였다. 동부하이텍 $0.15{\mu}m$ generic 공정으로 설계된 8비트 eFuse OTP IP의 레이아웃 면적은 $359.92{\times}90.98{\mu}m^2$이다.

• 대한전자공학회논문지SD
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• 제48권3호
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• pp.7-11
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• 2011

본 논문에서는 간단하면서도 수율 높은 유기박막트랜지스터(OTFT)의 소스/드레인 전극 형성을 위한 인쇄공정을 제안하였다. 게이트 유전체인 PVP (poly 4-vinylphenol)에 불소계 화합물을 3000 ppm 첨가하여 표면에너지를 56 $mJ/m^2$에서 45 $mJ/m^2$로 줄이고, 소스/드레인 전극이 형성될 영역은 포토리소그라피로 형상화 한 후 산소 플라즈마로 선택적으로 표면처리하여 표면에너지를 87 $mJ/m^2$로 높임으로써 표면에너지 차이를 극대화 하였다. G-PEDOT:PSS 전도성 고분자를 브러쉬 인쇄공정으로 소스/드레인 전극 영역 주변에 도포하여 전극을 성형하였으며, OTFT 어레이 ($16{\times}16$)에서 약 90% 가까운 수율을 나타내었다. 불소계 화합물을 첨가한 PVP와 펜타센 반도체를 사용한 OTFT의 성능은 첨가하지 않은 소자와 비교하여 큰 차이가 없었으며, 이동도는 0.1 $cm^2/V.sec$ 로서 전기영동디스플레이(EPD) 시트를 구동하기에 충분한 성능이었다. OTFT 어레이에 EPD 시트를 부착하여 성공적인 작동을 확인하였다.

• 한국정보과학회논문지:정보통신
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• 제34권5호
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• pp.305-315
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• 2007

광대역통합망(Broadband Convergence Network, BcN)은 전화, 인터넷, 방송 네트워크 등 개별적으로 운용되어오던 네트워크들을 하나의 통합망으로 구축, 구동, 관리하는 차세대 네트워크이다. 개별적으로 운용되어오던 네트워크들이 하나로 통합되면서 서비스 별로 산재해 있던 네트워크의 위협요소는 하나의 통합망에서 더욱더 위력적인 요소로 다가올 것이다. 본 논문에서는 BcN 서비스들이 악성 공격에 대해 지속적인 서비스 운영을 보장하기 위한 네트워크 디자인 방법을 제안한다. 본 연구는 서비스 시간과 공간 중요도를 바탕으로 BcN 필수 서비스 구성요소를 도출하고, 구성요소의 형태에 따라 서버 형태, 게이트웨이 형태, 복합 형태의 세 가지 타입으로 구분한다. BcN 환경에서 발생 가능한 공격 시나리오들을 통해 BcN 필수 서비스의 침입감내 기술 적용 방안을 모색한다. 이를 통하여 하드웨어 중복성과 Policy 서버의 보안 정책 설정을 통한 BcN 침입감내 네트워크 디자인을 제안한다. 본 논문에서는 제안한 프로토타입 네트워크를 BcN에 적용하기 전과 적용한 후 BcN에서 공격이 발생되었을 때의 시나리오를 통하여 BcN의 침입감내를 가능케 함을 보인다.