• Journal of the Korea Institute of Information and Communication Engineering
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• v.12 no.7
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• pp.1314-1320
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• 2008

Recently, LBS(Location Based Service) which provides useful service based on the location of objects or human has drawn the attention of the research community. To provide LBS, many researchers have proposed many localization systems such as Cricket or Ubisense, however, these systems have the limit that it is very hard to perform the complicated computation on these systems because these systems consist of sensor nodes which have very limited computing power. In the paper, we propose a new localization system with the gateway node which has very high computing power and resource which is suitable for the complicated computation needed for localization.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.450-450
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• 2013

플래시 메모리는 소형화가 용이하고, 낮은 구동 전압과 빠른 속도의 소자 장점을 가지기 때문에 휴대용 전자기기에 많이 사용되고 있다. 현재 사용되고 있는 플로팅 게이트를 이용한 플래시 메모리 소자는 비례축소에 의해 발생하는 단 채널 효과, 펀치스루 효과 및 소자 간 커플링 현상과 같은 문제로 소자의 크기를 줄이는데 한계가 있다. 이 문제를 해결하기 위해 FinFET, nanowire FET, 3차원 수직 구조와 같은 구조를 가진 플래시 메모리에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 비례축소의 용이함과 낮은 누설 전류의 장점을 가진 FinFET 구조를 가진 낸드 플래시 메모리의 전기적 특성에 대해 조사하였다. 메모리의 집적도를 높이기 위하여 비대칭 FinFET 구조를 가진 더블 게이트 낸드 플래시 메모리 소자를 제안하였다. 비대칭 FinFET 구조는 더블 게이트를 가진 낸드 플래시에서 각 게이트 간 간섭을 막기 위해 FinFET 구조의 도핑과 위치가 비대칭으로 구성되어 있다. 3차원 TCAD 시뮬레이션툴인 Sentaurus를 사용하여 이 소자의 동작특성을 시뮬레이션하였다. 낸드 플래시 메모리 소자의 게이트 절연 층으로는 high-k 절연 물질을 사용하였고 터널링 산화층의 두께는 두 게이트의 비대칭 구조를 위해 다르게 하였다. 두 게이트의 비대칭 구조를 위해 각 fin은 다른 농도로 인으로 도핑하였다. 각 게이트에 구동전압을 인가하여 멀티비트 소자를 구현하였고 각 구동마다 전류-전압 특성과 전하밀도, 전자의 이동도와 전기적 포텐셜을 계산하였다. 기존의 같은 게이트 크기를 가진 플로팅 게이트 플래시 메모리 소자에 비해 전류-전압곡선에서 subthreshold swing 값이 현저히 줄어들고 동작 상태 전류의 크기가 늘어나며 채널에서의 전자의 밀도와 이동도가 증가하여 소자의 성능이 향상됨을 확인하였다. 또한 양족 게이트의 구조를 비대칭으로 구성하여 멀티비트를 구현하면서 게이트 간 간섭을 최소화하여 각 구동 동작마다 성능차이가 크지 않음을 확인하였다.

• Proceedings of the KIEE Conference
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• 2011.07a
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• pp.1416-1417
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• 2011

킹크효과를 억제할 수 있는 새로운 f-모양 트리플게이트 구조를 가지는 다결정실리콘 박막트랜지스터는 추가적인 공정과정 없이 제안 및 제작되었다. 이러한 다결정실리콘 박막트랜지스터의 채널에는 순차적인 횡방향 고체화(Sequential Lateral Solidification, SLS)나 CW 레이져 횡방향 결정화(CW laser Lateral Crystallization, CLC) 등과 같은 방법으로 제작된 횡방향으로 성장시킨 그레인이 있다. 이 소자의 전체적인 전류흐름은 횡방향으로 성장시킨 그레인 경계에 강력하게 영향을 받는다. f-모양 트리플게이트에는 횡방향으로 성장시킨 그레인과 평행한 방향으로 위치한 채널, 그리고 수직인 방향으로 위치한 채널이 있다. 이 소자는 f-모양 게이트 구조에서의 비대칭 이동도를 이용하여 다결정실리콘 박막트랜지스터의 킹크효과를 효과적으로 억제시킬 수 있다는 사실을 실험과 시뮬레이션을 통해 검증되었다. 우리의 실험 결과는 이 논문에서 제안된 f-모양 트리플게이트 박막트랜지스터가 기존의 박막트랜지스터와 비교할 때 더 효과적으로 킹크 효과를 감소시킬 수 있다는 것을 보여주었다. 또한 고온 캐리어 스트레스 조건에서의 신뢰성도 개선할 수 있음이 확인되었다.

• Asia-pacific Journal of Multimedia Services Convergent with Art, Humanities, and Sociology
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• v.7 no.3
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• pp.301-310
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• 2017

Quantum-dot cellular automata(QCA) is an alternative technology for implementing various computation, high performance, and low power consumption digital circuits at nano scale. In this paper, we propose a new universal gate in QCA. By using the universal gate, we propose a novel XOR gate which is reduced time/hardware complexity. The universal gate can be used to construct all other basic logic gates. Meanwhile, the proposed universal gate is designed by basic cells and a rotated cell. The rotated cell of the proposed universal gate is located at the central of 3-input majority gate structure. In this paper, we propose an XOR gate using three universal gates, although more than five 3-input majority gates are used to design an XOR gate using the 3-input majority gate. The proposed XOR gate is superior to the conventional XOR gate in terms of the total area and the consumed clock because the number of gates are reduced.

• Proceedings of the Korea Information Processing Society Conference
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• 2006.05a
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• pp.1101-1104
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• 2006

다가올 미래에는 유비쿼터스 컴퓨팅과 유비쿼터스 네트워크를 통해 새롭고 다양한 서비스가 창출될 것이다. 특히, 언제 어디서나 사람과 사물 같은 객체의 위치를 인식하고, 이를 기반으로 유용한 서비스를 제공하는 유비쿼터스 위치기반 서비스가 중요한 서비스로 대두되고 있다. 이에 관해 Cricket, Ubisense 등의 많은 연구가 진행되고 있지만, 노드들로만 구성된 네트워크를 이용하기 때문에 위치추적과 같은 복잡한 연산을 수행하는데 적합하지 않다. 본 연구는 위치인식이 가능하고, 계산 능력이 높은 게이트웨이 노드를 구현하여 복잡한 연산을 가능하게 하였다. 이를 이용하여 무선 센서 네트워크 환경에서 계층적 구조의 다목적 기능을 가진 시스템을 구축하고 평가하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2014.10a
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• pp.759-762
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• 2014

비대칭 이중게이트(double gate; DG) MOSFET는 단채널 효과를 감소시킬 수 있는 새로운 구조의 트랜지스터이다. 본 연구에서는 비대칭 DGMOSFET의 전도중심에 따른 차단전류를 분석하고자 한다. 전도중심은 채널 내 캐리어의 이동이 발생하는 상단게이트에서의 평균거리로써 상하단 게이트 산화막 두께를 달리 제작할 수 있는 비대칭 DGMOSFET에서 산화막 두께에 따라 변화하는 요소이며 상단 게이트 전압에 따른 차단전류에 영향을 미치고 있다. 전도중심을 구하고 이를 이용하여 상단 게이트 전압에 따른 차단전류를 계산함으로써 전도중심이 차단전류에 미치는 영향을 산화막 두께 및 채널길이 등을 파라미터로 분석할 것이다. 차단전류를 구하기 위하여 포아송방정식으로부터 급수 형태의 해석학적 전위분포를 유도하였다. 결과적으로 전도중심의 위치에 따라 차단전류는 크게 변화하였으며 이에 따라 문턱전압 및 문턱전압이하 스윙이 변화하는 것을 알 수 있었다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.24 no.7B
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• pp.1220-1228
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• 1999

In this paper, we deal with an important network design problem in providing multimedia telecommunication services. The problem is to find an optimal gateway location and fiber routing, while minimizing the total cost. The cost elements are the installation cost of add-drop multiplexer and fiber cables. We have developed effective heuristic procedures for the problem. The performance of the developed heuristic shows promising computational results.

• Proceedings of the Korean Society of Precision Engineering Conference
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• 1996.04a
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• pp.787-791
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• 1996

In injection molding, location of gates have great influence on the quality of plastic parts. Usually, they are located by releated trial and errors of experienced mold designers. In this topic we will present the numerical algorithm for finding the optimal gate locations. Optimization algorithm is devided into two stages. In the first stage, candidated optimal gate locations can be found by geometry of part only; whereas in the next step, more acculate gate locations are selected byiterative computation with optimization part and analysis part. So from the following study, we suggested the modified flow-volume method, which will define the optimal gate locations in injection mold design.

• Proceedings of the Korea Water Resources Association Conference
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• 2007.05a
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• pp.513-516
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• 2007

임하다목적댐은 낙동가 하구로부터 약 356 km 상류에 위치하며 댐체의 길이 515 m, 높이 73 m의 rockfill 댐으로서, 총저류량은 595 백만$m^3$이다. 댐의 정상표고는 El. 168 m이고, 저수위 El. 137.0 m와 계획홍수위 El. 164.7 m 사이에서 운영되고 있다. 임하다목적댐의 표면취수설비는 댐우안 도수로 입구에 위치하며 콘크리트구조물로서 높이는 44.0m이다. 취수탑의 바닥표고는 EL.124.0 m이며 월류수심은 7.0m이다(한국수자원공사, 2004). 최대취수량은 $119.2m^3/s$이며 취수문은 직선형다단식게이트형식이고 폭 10.0m, 높이 6.0m의 게이트 5조와 폭 10.0m, 높이 3.25m의 게이트 1조로 구성되어있다. 본 연구에서는 미국 YSI사에서 제작한 ADV-6600을 이용하여 저수지에서 취수시 유속을 측정하여 취수구간이 저수지의 연직방향 유속에 미치는 영향을 분석하였다.

• Proceedings of the KIEE Conference
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• 2002.11a
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• pp.159-160
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• 2002

본 논문에서는 반도체 응용부문 중 그 활용도가 높은 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)의 새로운 구조를 제안하였다. 제안한 소자를 가지고 전자회로의 구성할 때 인접 디바이스들과 연계되어 발생되는 래치 업(latch-up)을 근본적으로 제거하고, 개별소자의 완전한 절연을 실현하였으며 누설전류 또한 제거된다. 이는 SOI기판 위에 벌크실리콘 공정을 이용하여 구현된다. 즉, 소자 양옆의 트랜치 웰(Trench-well)과 SOI 기판의 절연층으로 소자의 독립성을 지켜준다. 또한 게이트 절연층을 트랜치 구조로 기존 MOS구조의 채널 부분에 위치시키고 드레인과 소스를 위치시켜 자연적으로 자기정렬이 되어진다. 이와 같은 과정으로 게이트-소스, 게이트-드레인 기생 커패시터의 효과를 현저히 줄일 수 있다.