• 한국정보통신학회논문지
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• 제6권3호
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• pp.427-433
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• 2002

차세대 블록 암호 표준인 AES(Advanced Encryption Standard) Rijndael(라인달) 암호 프로세서를 설계하였다. 단일 라운드 블록을 사용하여 라운드 변환을 반복 처리하는 구조를 체택하여 하드웨어 복잡도를 최소화하였다. 또한, 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 암.복호 처리율이 향상되도록 설계함으로써, 면적과 전력소모가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과 약 25.000개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖다.

• 한국정보과학회논문지:정보통신
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• 제27권2호
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• pp.197-205
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• 2000

본 논문은 이더네트에 기반한 DAVIC 주거망에서의 실시간 성능향상 기법을 제시하고 성능을 평가한다. 주거망은 접근망으로부터 수신된 멀티미디어 트래픽을 가입자 댁내의 서비스 소비 장치에 전송하는 기능을 가지며 이 트래픽은 종료시한 이내에 전송이 완료되어야 하는 실시간 특성, 즉 시간제약 조건을 갖는다. 케이블의 길이가 짧고 대부분의 트래픽이 게이트웨이 장치인 STU를 통과한다는 특징을 갖기 때문에 큐의 분리 및 패킷의 조기 기각 등의 기능을 부여하고 네트워크의 부하를 적정하게 유지함으로써 종료시한 만족도와 같은 실시간 성능을 향상시킬 수 있다. 이를 위해 STU의 하드웨어 인터페이스와 더불어 스케쥴러, 디바이스 드라이버, 연결 관리자 등의 기능을 기능적으로 설계한다. SMPL을 이용한 모의 실험 결과는 제안된 네트워크가 저비용 주거망으로 사용될 수 있음을 보이며 주거망에서 현재 점유중인 실시간 트래픽에 대해 비실시간 트래픽이 차지할 수 있는 대역폭을 측정한다.

• 전기전자학회논문지
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• 제11권1호통권20호
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• pp.54-60
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• 2007

본 연구에서는 고속 I/0 인터페이스용 ESD(Electro-Static Discharge)보호소자로서 SCR(Silicon Controlled Rectifier)구조에 기반한 새로운 구조의 ESD보호소자인 N/P-type Low Voltage Triggered Silicon-Controlled Rectifier(NPLVTSCR)을 제안하였다. 제안된 NPLVTSCR은 기존 SCR이 갖는 높은 트리거 전압($\sim$20V)을 낮추고 ($\sim$5V) 또한 정상상태에서의 보호소자의 래치업 현상을 줄일 수 있다. 본 연구에서 제안된 NPLVTSCR의 전기적 특성 및 ESB감내특성을 확인하기 위하여 TCAD툴을 이용하여 시뮬레이션을 수행하였으며, 또한 TSMC 90nm공정에서 테스트 패턴을 제작하여 측정을 수행하였다. 시뮬레이션 및 측정 결과를 통해, NPLVTSCR은 PMOS 게이트 길이에 따라 3.2V $\sim$ 7.5V의 트리거링 전압과 2.3V $\sim$ 3.2V의 홀딩전압을 갖으며, 약 2kV의 HBM ESD 감내특성을 갖는 것을 확인 할 수 있었다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.29-34
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• 2004

본 논문에서는 molecular beam epitaxy (MBE)로 성장한 AlGaN/InGaN/GaN high electron-mobility transistors (HEMTs)의 선형성과 RF dispersion 특성을 조사하였다. 전극 길이가 0.5 ㎛인 AlGaN/InGaN HEMT는 최대 전류 밀도가 730mA/mm, 최대 전달정수가 156 mS/mm인 비교적 우수한 DC 특성과 함께, 기존의 AlGaN/GaN HEMT와는 달리 높은 게이트 전압에도 완만한 전류 전달 특성을 보여 선형성이 우수함을 나타내었다. 또한 여러 다른 온도에서 측정한 펄스 전류 특성에서 소자 표면에 존재하는 트랩에 의한 전류 와해 (current collapse) 현상이 발생되지 않음을 확인하였다. 이 연구 결과는 InGaN를 채널층으로 하는 GaN HEMT의 경우 선형성이 우수하고, 고전압 RF 동작조건에서 출력저하가 발생하지 않는 고출력 소자를 제작할 수 있음을 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.715-717
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• 2010

본 연구에서는 MicroTec4.0을 이용하여 더블게이트 MOSFET의 문턱전압이하특성을 채널도핑농도의 변화에 따라 분석하였다. DGMOSFET는 구조상 단채널효과를 감소시킬 수 있다는 장점 때문에 많은 연구가 진행중에 있다. 이에 DGMOSFET에서 단채널효과로서 잘 알여진 문턱전압이하 스윙 및 문턱전압 등을 반도체소자 시뮬레이이터인 MicroTec을 이용하여 분석하고자 한다. 나노소자인 DGMOSFET의 구조적 특성도 함께 고찰하기 위하여 채널의 두께, 길이, 폭 등 크기요소에 따라 분석하였다. 본 논문에서 사용한 MicroTec 프로그램은 여러 논문에서 수치해석학적 값과 비교하여 그 타당성이 입증되었으므로 이 모델을 이용하여 DGMOSFET의 문턱전압이하특성을 분석하였다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.31-40
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• 2010

본 논문에서는 IEEE 802.11n 무선 랜 표준용 LDPC 복호기 프로세서를 설계하였다. 설계된 프로세서는 IEEE 802.11n 표준의 블록길이 1,944와 부호화율 1/2의 패리티 검사 행렬을 지원하며, 하드웨어 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였다. 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용하였으며, 이를 통해 기존방법의 메모리 크기의 25%만을 사용하여 구현하였다. 설계된 프로세서를 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 200,400 게이트와 19,400 비트의 메모리로 구현되었으며, 80 MHz@2.5V로 동작하여 약 135 Mbps의 성능을 갖는다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작 검증과 복호성능을 분석하였으며, 이를 통해 설계된 LDPC 복호기의 유용성을 입증하였다.

• 전기전자학회논문지
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• 제22권2호
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• pp.344-349
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• 2018

AlGaN/GaN HEMT를 제작하여 상온에서 $-178^{\circ}C$의 저온에 이르기까지 트랜지스터의 전기적인 특성 변화를 연구하였다. 상온에서 264 mA/mm를 나타내던 게이트 길이 $2{\mu}m$인 HEMT의 드레인 전류는 온도의 감소에 따라 변화하여 $-108^{\circ}C$의 온도에서 388 mA/mm로 47%의 증가를 나타냈으며 최대 트랜스컨덕턴스는 121 mS/mm로 부터 183 mS/mm로 증가하였다. 또한 $-178^{\circ}C$의 온도에 이르기까지 -0.39 V의 문턱전압 변화를 보였다. 이러한 변화는 주로 상온에서부터 $-108^{\circ}C$의 온도에서 나타나고 있으며 온도감소에 따른 $720{\Omega}/sq.$ 로부터 $300{\Omega}/sq.$로 감소하는 면저항의 변화와 함께하고 있다.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.1-7
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• 2004

본 논문에서는 2차원 양자 역학적 모델링 및 시뮬레이션(quantum mechanical modeling and simulation)으로써, 자기정렬 이중게이츠 구조(self-aligned double-gate structure)인 FinFET에 관하여 결합된 푸아송-슈뢰딩거 방정식(coupled Poisson and Schrodinger equations)를 셀프-컨시스턴트(self-consistent)한 방법으로 해석하는 수치적 모델을 제안한다. 시뮬레이션은 게이트 길이(Lg)를 10에서 80nm까지, 실리콘 핀 두께($T_{fin}$)를 10에서 40nm까지 변화시켜가며 시행되었다. 시뮬레이션의 검증을 위한 전류-전압 특성을 실험 결과값과 비교하였으며, 문턱 전압 이하 기울기(subthreshold swing), 문턱 전압 롤-오프(thresholdvoltage roll-off), 그리고 드레인 유기 장벽 감소(drain induced barrier lowering, DIBL)과 같은 파라미터를 추출함으로써 단채널 효과를 줄이기 위한 소자 최적화를 시행하였다. 또한, 고전적 방법과 양자 역학적 방법의 시뮬레이션 결과를 비교함으로써,양자 역학적 해석의 필요성을 확인하였다. 본 연구를 통해서, FinFET과 같은 구조가 단채널 효과를 줄이는데 이상적이며, 나노-스케일 소자 구조를 해석함에 있어 양자 역학적 시뮬레이션이 필수적임을 알 수 있었다.

• 한국전자파학회논문지
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• 제26권9호
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• pp.837-840
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• 2015

그래핀은 한 원자 두께의 탄소재료로서 전자가 매우 빠른 속도로 이 층을 통과할 수 있기 때문에, 트랜지스터를 비롯한 다양한 디바이스 응용을 위한 연구가 수행되어 왔다. 높은 전자이동도 특성으로 인해 높은 주파수 대역이나 고속 스위치 등의 시스템 응용에 적합하다. 본 연구에서는 양산에 적합한 RT-CVD(Rapid Thermal Chemical Vapor Deposition) 공정을 이용하여 실리콘 기판 상에 그래핀 층을 형성하고, 다양한 공정조건 최적화를 통해 $7,800cm^2/Vs$의 전자이동도를 추출하였다. 이는 실리콘 기판의 7배 이상 되는 값이고, GaAs 기판보다도 높은 수치이다. 밴드갭이 존재하지 않는 그래핀 기반 트랜지스터 모델링을 위해 pMOS와 nMOS의 모델을 융합하여 적용하였고, 실험을 통해 추출된 전자이동도 값을 적용하였다. 추출된 모델을 이용하여 트랜지스터의 핵심 파라미터 중의 하나인 게이트의 길이와 폭 등에 따른 전기적 특성을 고찰하였다.

• 대한전자공학회논문지SP
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• 제44권4호통권316호
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• pp.51-59
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• 2007

본 논문에서는 H.264/AVC 엔트로피 부호화기의 베이스라인(Baseline)과 익스텐디드(Extended) 프로파일에서 사용되는 내용 기반 가변 길이 부호화(CAVLC: Context-based Adaptive Variable Length Coding)의 하드웨어 기반 복호화기 구조를 제안한다. 기존에 제안되었던 CAVLC 복호화기 하드웨어 구조는 5단계의 블록으로 설계되어 있고, 각 블록들이 유효비트를 얻기 위해서는 컨트롤러블록과 Accumulator블록을 거쳐 구해진다. 이때 레지듀얼 계수가 많을수록 이 과정을 여러 번 반복하게 되기 때문에 복호화 효율이 떨어진다. 본 논문에서는 이러한 유효비트를 구하는 과정을 줄이기 위해 2가지 방법을 제안한다. 한 가지 방법은 5단계로 이루어져 있던 블록을 4단계의 블록으로 줄이는 것이고 다른 한 가지 방법은 컨트롤러에 의한 덧셈 연산단계를 생략함으로써 블록별 유효비트를 효율적으로 구하는 것이다. 제안된 방법을 적용한 구조에 실험한 결과 하드웨어의 크기는 비슷하면서 하나의 매크로블록을 처리하는데 요구되는 평균 사이클 수가 기존의 방식보다 약 26% 줄었고 0.18um 표준 셀 라이브러리로 합성한 결과 14.2K 게이트를 가졌다.