The Journal of Korean Institute of Communications and Information Sciences (한국통신학회논문지)

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Power-Minimizing DVFS Algorithm Using Estimation of Video Frame Decoding Complexity

영상 프레임 디코딩 복잡도 예측을 통한 DVFS 전력감소 방식

  • 안희준 (서울과학기술대학교 전기정보시스템공학과) ;
  • 정승호 ((주) 윈포넷)
  • Received : 2012.10.02
  • Accepted : 2012.12.25
  • Published : 2013.01.31
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Abstract

Recently, intensive research has been performed for reducing video decoder energy consumption, especially based on DVFS (Dynamic Voltage and Frequency Scaling) technique. Our previous work [1] has proposed the optimal DVFS algorithm for energy reduction in video decoders. In spite of the mathematical optimality of the algorithm, the precondition of known frame decoding cycle/complexity limits its application to some realistic scenarios. This paper overcomes this limitation by frame data size-based estimation of frame decoding complexity. The proposed decoding complexity estimation method shows over 90% accuracy. And with this estimation method and buffer underflow margin of around 20% of frame size, almost same power consumption reduction performance as the optimal algorithm can be achieved.

최근 영상 디코더 시스템에서 소모전력을 절감하기 위한 방안으로 DVFS (Dynamic Voltage and Frequency Scaling) 방식을 적용한 알고리즘 들이 제안되고 있다. 이에 저자들은 논문[1]에서 전력소모를 최소화할 수 있는 스케줄링 알고리즘을 제시하였다. 이 알고리즘은 수학적으로 최적의 결과를 보장하지만, 사전에 화면 당 디코딩 계산양을 알 수 있다는 조건이 만족하여야 한다. 그러나 실제응용에서 이 조건은 만족되기 어려운 경우가 종종 존재한다. 본 논문에서는 이 제약사항을 극복하는 방안으로, 프레임의 데이터크기로 프레임의 디코딩 계산양을 예측하는 기법에 기초한 수정된 알고리즘을 제안한다. 실제 영상에서 추출된 데이터를 이용한 결과, 계산양 예측 알고리즘은 평균적으로 90%이상의 정확도를 보였으며, 따라서 계산양 예측 기법과 임계점에서의 프래임 크기 20% 내외의 완충버퍼 마진을 적용한 수정한 알고리즘은 버퍼 고갈과 넘침이 일어나지 않으며, 최적알고리즘과 비교할 때 거의 동일한 성능 (1~2% 이하의 성능저하)을 보이는 것을 확인하였다.

Keywords

References

  1. S. Jeong, and H. Ahn, "Power-minimizing DVFS algorithm for a video decoder with buffer constraints," J. KICS, vol. 36, no. 9, pp. 1082-1091, Sep. 2011. https://doi.org/10.7840/KICS.2011.36B.9.1082
  2. O. S. Unsal and I. Koren, "System-level power-aware design techniques in real-time systems," Proc. of IEEE vol. 91, no. 71, pp. 1055-1069, Jul. 2003. https://doi.org/10.1109/JPROC.2003.814617
  3. W. Yuan, and K. Nahrstedt, "Practical voltage scaling for mobile multimedia devices," in Proc. ACM Multimedia'04, pp. 924-931, New York, Oct. 2004.
  4. C. Im, H. Kim, and S. Ha. "Dynamic voltage scheduling technique for low-power multimedia applications using buffers," in Proc. Int. Symp. on Low Power Elec. and Design, pp. 34-39, Aug. 2001.
  5. Z. Lu, J. Lach, M. Stan, and K. Skadron, "Reducing multimedia decode power using feedback control," in Proc. Int. Conf. on Computer Design, pp. 489-796, Oct., 2003.
  6. M. Mesarina and Y. Turner, "Reduced energy decoding of MPEG streams," in proc. ACM/SPIE Multimedia Comp. and Netw, 2002 (MMCN'02), pp. 202-213, Jan. 2002.
  7. J. Pouwelse, K. Langendoen, R. Lagendijk, and H. Sips, "Power-aware video decoding," in proc. Picture Coding Symposium (PCS '01), pp. 303-306, Apr. 2001.
  8. D. Son, C. Yu, and H. Kim, "Dynamic voltage scaling on MPEG decoding," in proc. Int'l Conf. of Parallel and Dist. Sys., pp. 633-640, Jun. 2001.
  9. E. Nurvitadhi, B. Lee, C. Yu, and M. Kim, "A comparative study of dynamic voltage scaling techniques for low-power video decoding," in proc. Int. Conf. Embed. Syst. and App., pp. 23-26, Jun. 2003.
  10. A. C. Bavier, A. B. Montz, Larry and L. Peterson, "Predicting MPEG execution times," in proc. SIGMETRICS'98/PERFORMANCE '98 pp.131-140, Jun. 1998.
  11. ffmeg, from www.ffmpeg.org.
  12. B. Case, ''Intel reveals pentium implementation details," Microprocessor Report, pp. 9-13, Mar. 29, 1993.
  13. x264, from http://www.videolan.org/ developers/ x264.html

Cited by

  1. Robust real-time UHD video streaming system using scalable high efficiency video coding vol.76, pp.23, 2017, https://doi.org/10.1007/s11042-017-4835-2