• 제목/요약/키워드: wafer-level

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웨이퍼 레벨 패키지를 적용한 저가격 고성능 FBAR 듀플렉서 모듈 (Cost-effective and High-performance FBAR Duplexer Module with Wafer Level Packaging)

  • 배현철;김성찬
    • 한국정보통신학회논문지
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    • 제16권5호
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    • pp.1029-1034
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    • 2012
  • 본 논문에서는 US-PCS(US-personal communications services)를 위해 사용이 가능한 저가격 고성능 FBAR (film bulk acoustic resonator) 듀플렉서(duplexer) 모듈(module)을 제시하였다. FBAR 소자는 일반적인 실리콘(Si) 기반의 공정보다 가격경쟁력이 우수한 유리(glass) 웨이퍼 기반의 패키지를 개발하여 적용하였다. FBAR 듀플렉서 모듈의 전송단(Tx)과 수신단(Rx)에서 얻어진 최대 삽입손실 특성은 각각 1.9 dB와 2.4 dB이다. 전송단 및 수신단 FBAR 소자와 본딩(bonding)된 유리 기반의 웨이퍼 및 PCB 기판과 몰딩(molding) 물질을 모두 포함하는 FBAR 듀플렉서 모듈의 전체 두께는 1.2 mm이다.

CMP와 Spin Etching에 의한 Blanket Wafer(TEOS) 가공 특성 비교에 관한 연구 (A Study on Machining Characteristic Comparison of Blanket Wafer(TEOS) by CMP and Spin Etching)

  • 김도윤;정해도;이은상
    • 한국정밀공학회:학술대회논문집
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    • 한국정밀공학회 2001년도 춘계학술대회 논문집
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    • pp.1068-1071
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    • 2001
  • Recently, the minimum line width shows a tendancy to decrease and the multi-level to increase in semiconductor. Therefore, a planarization technique is needed, which chemical polishing(CMP) is considered as one of the most important process. CMP accomplishes a high polishing performance and a global planarization of high quality. But there are several defects in CMP such as microscratches, abrasive contaminations, and non-uniformity of polished wafer edges. Spin Etching can improve the defects of CMP. It uses abrasive-free chemical solution instead of slurry. Wafer rotates and chemical solution is simultaneously dispensed on a whole surface of the wafer. Thereby chemical reaction is occurred on the surface of wafer, material is removed. On this study, TEOS film is removed by CMP and Spin Etching, the results are estimated at a viewpoint of material removal rate(MRR) and within wafer non-uniformity(WIWNU).

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Adhesive bonding using thick polymer film of SU-8 photoresist for wafer level package

  • Na, Kyoung-Hwan;Kim, Ill-Hwan;Lee, Eun-Sung;Kim, Hyeon-Cheol;Chun, Kuk-Jin
    • 센서학회지
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    • 제16권5호
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    • pp.325-330
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    • 2007
  • For the application to optic devices, wafer level package including spacer with particular thickness according to optical design could be required. In these cases, the uniformity of spacer thickness is important for bonding strength and optical performance. Packaging process has to be performed at low temperature in order to prevent damage to devices fabricated before packaging. And if photosensitive material is used as spacer layer, size and shape of pattern and thickness of spacer can be easily controlled. This paper presents polymer bonding using thick, uniform and patterned spacing layer of SU-8 2100 photoresist for wafer level package. SU-8, negative photoresist, can be coated uniformly by spin coater and it is cured at $95^{\circ}C$ and bonded well near the temperature. It can be bonded to silicon well, patterned with high aspect ratio and easy to form thick layer due to its high viscosity. It is also mechanically strong, chemically resistive and thermally stable. But adhesion of SU-8 to glass is poor, and in the case of forming thick layer, SU-8 layer leans from the perpendicular due to imbalance to gravity. To solve leaning problem, the wafer rotating system was introduced. Imbalance to gravity of thick layer was cancelled out through rotating wafer during curing time. And depositing additional layer of gold onto glass could improve adhesion strength of SU-8 to glass. Conclusively, we established the coating condition for forming patterned SU-8 layer with $400{\mu}m$ of thickness and 3.25 % of uniformity through single coating. Also we improved tensile strength from hundreds kPa to maximum 9.43 MPa through depositing gold layer onto glass substrate.

유한요소 해석을 이용한 팬아웃 웨이퍼 레벨 패키지 과정에서의 휨 현상 분석 (Warpage Analysis during Fan-Out Wafer Level Packaging Process using Finite Element Analysis)

  • 김금택;권대일
    • 마이크로전자및패키징학회지
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    • 제25권1호
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    • pp.41-45
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    • 2018
  • 기술의 발전과 전자기기의 소형화와 함께 반도체의 크기는 점점 작아지고 있다. 이와 동시에 반도체 성능의 고도화가 진행되면서 입출력 단자의 밀도는 높아져 패키징의 어려움이 발생하였다. 이러한 문제를 해결하기 위한 방법으로 산업계에서는 팬아웃 웨이퍼 레벨 패키지(FO-WLP)에 주목하고 있다. 또한 FO-WLP는 다른 패키지 방식과 비교해 얇은 두께, 강한 열 저항 등의 장점을 가지고 있다. 하지만 현재 FO-WLP는 생산하는데 몇 가지 어려움이 있는데, 그 중 한가지가 웨이퍼의 휨(Warpage) 현상의 제어이다. 이러한 휨 변형은 서로 다른 재료의 열팽창계수, 탄성계수 등에 의해 발생하고, 이는 칩과 인터커넥트 간의 정렬 불량 등을 야기해 대량생산에 있어 제품의 신뢰성 문제를 발생시킨다. 이러한 휨 현상을 방지하기 위해서는 패키지 재료의 물성과 칩 사이즈 등의 설계 변수의 영향에 대해 이해하는 것이 매우 중요하다. 이번 논문에서는 패키지의 PMC 과정에서 칩의 두께와 EMC의 두께가 휨 현상에 미치는 영향을 유한요소해석을 통해 알아보았다. 그 결과 특정 칩과 EMC가 특정 비율로 구성되어 있을 때 가장 큰 휨 현상이 발생하는 것을 확인하였다.

웨이퍼 레벨 진공 패키징된 MEMS 자이로스코프 센서의 파괴 인자에 관한 연구 (Study of Failure Mechanisms of Wafer Level Vacuum Packaging for MEMG Gyroscope Sensor)

  • 좌성훈;김운배;최민석;김종석;송기무
    • 마이크로전자및패키징학회지
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    • 제10권3호
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    • pp.57-65
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    • 2003
  • 본 연구에서는 웨이퍼 레벨 진공 패키징된 MEMS자이로스코프 소자의 신뢰성 시험 및 분석을 통하여 웨이퍼 레벨 진공 패키징의 파괴 메카니즘을 연구하였다. 진공 패키징의 주된 파괴 모드는 누설, 가스투과, 그리고 outgassing이다. 누설은 접합 계면이나 재질의 결함을 통하여 주로 발생되며, 접합폭을 증가시키거나 단결정 실리콘을 사용하면 누설이 감소한다. Outgassing은 실리콘 및 유리기판의 표면 및 내부에서 발생하며 주로 $H_2O$와, $CO_2$, $C_3H_5$ 및 유기 오염물질이었다. Epi-poly의 경우 SOI 웨이퍼보다 약 10배의 outgassing을 발생시킨다. 또한 유리기판을 샌드블라스트 공정을 사용하여 가공한 경우, 약 2.5배의 outgassing 양이 증가한다. Outgassing 제거를 위해서는 접합 전에 웨이퍼를 pre-baking하는 과정이 필수적이며, outgassing의 발생을 최대로 하기 위한 최적의 pre-baking조건은 실리콘과 유리 웨이퍼를 $400^{\circ}C$$500^{\circ}C$ 사이에서 pre-baking하는 것이다.

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웨이퍼 본딩을 이용한 탐침형 정보 저장장치용 압전 켄틸레버 어레이 (Thermo-piezoelectric $Si_3N_4$ cantilever array on a CMOS circuit for probe-based data storage using wafer-level transfer method)

  • 김영식;장성수;이선영;진원혁;조일주;남효진;부종욱
    • 정보저장시스템학회논문집
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    • 제2권2호
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    • pp.96-99
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    • 2006
  • In this research, a wafer-level transfer method of cantilever away on a conventional CMOS circuit has been developed for high density probe-based data storage. The transferred cantilevers were silicon nitride ($Si_3N_4$) cantilevers integrated with poly silicon heaters and piezoelectric sensors, called thermo-piezoelectric $Si_3N_4$ cantilevers. In this process, we did not use a SOI wafer but a conventional p-type wafer for the fabrication of the thermo-piezoelectric $Si_3N_4$ cantilever arrays. Furthermore, we have developed a very simple transfer process, requiring only one step of cantilever transfer process for the integration of the CMOS wafer and cantilevers. Using this process, we have fabricated a single thermo-piezoelectric $Si_3N_4$ cantilever, and recorded 65nm data bits on a PMMA film and confirmed a charge signal at 5nm of cantilever deflection. And we have successfully applied this method to transfer 34 by 34 thermo-piezoelectric $Si_3N_4$ cantilever arrays on a CMOS wafer. We obtained reading signals from one of the cantilevers.

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Wafer-level Fabrication of Ball Lens by Cross-cut and Reflow of Wafer-bonded Glass on Silicon

  • Lee, Dong-Whan;Oh, Jin-Kyung;Choi, Jun-Seok;Lee, Hyung-Jong;Chung, Woo-Nam
    • Journal of the Optical Society of Korea
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    • 제14권2호
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    • pp.163-169
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    • 2010
  • Novel wafer-level fabrication of a glass ball-lens is realized for optoelectronic applications. A Pyrex wafer is bonded to a silicon wafer and cross-cut into a square-tile pattern, followed by wet-etching of the underlying silicon. Cubes of Pyrex on the undercut silicon are then turned into ball shapes by thermal reflow, and separated from the wafer by further etching of the silicon support. Radial variation and surface roughness are measured to be less than ${\pm}3\;{\mu}m$ and ${\pm}1\;nm$, respectively, for ball diameter of about $500\;{\mu}m$. A surface defect on the ball that is due to the silicon support is shown to be healed by using a silicon-optical-bench. Optical power-relay of the ball lens showed the maximum efficiency of 65% between two single-mode fibers on the silicon-optical-bench.