A Weighted Random Pattern Testing Technique for Path Delay Fault Detection in Combinational Logic Circuits (조합 논리 회로의 경로 지연 고장 검출을 위한 가중화 임의 패턴 테스트 기법)
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- Journal of the Korean Institute of Telematics and Electronics A
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- v.32A no.12
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- pp.229-240
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- 1995