• 복식
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• 제59권9호
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• pp.16-25
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• 2009

The purpose of this study is to develop pattern of a Upper Garment Prototype for late elementary school aged girls. The body of late elementary school aged girls changes steadily up to the adult and is characterized by its periodic noticeable physical distinctions. This study is selected a test pattern from 3 existing patterns through a preliminary wearing test, conducted wearing tests, and sensory evaluations three times to review and improve the pattern, and presented the pattern of late elementary school aged girls. The research pattern was developed considering aesthetic and functional aspect. The average score of sensory evaluation on appearance was 4.13 for the research pattern, which was higher than 2.74 for the test pattern. The according to the results of verifying significant differences in the test items between the two patterns through the t-test, in the items such as pleats in the line of a waist, the ease of the girth of a waist, the location of shoulder line was superior to the test pattern. The average score of the sensory evaluation on functionality was 4.91 for the research pattern, which was higher than 3.90 for the test pattern. The research pattern is superior to the test pattern in static posture, dynamic posture than the test pattern.

• 한국정보처리학회논문지
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• 제1권2호
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• pp.272-278
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• 1994

본 논문에서는 BIST(Built-In Self Test)시 순서회로내의 조합회로를 pseudoexhaustive 시험하는데 필요한 테스트 패턴 생성기와 응답 분석기를 제안한다. 제안하는 테스트 패턴 생성기는 테스트 패턴의 초기값을 스캔 인 할 수 있고, exhaustive test pattern 을 생성할 수 있다. 또한, 응답 분석기는 회로의 응답을 분 석할 수 있을 뿐만 아니라 응답 결과를 스캔 아웃할 수 있다. 이러한 테스트 패턴 생 성기와 응답분석기는 SRL과 LFSR을 결합하여 설계하였다.

• 한국통신학회논문지
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• 제24권12A호
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• pp.2008-2014
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• 1999

IDDQ 테스팅은 CMOS 회로에서 발생되는 여러 종류의 물리적 결함을 효율적으로 검출하는 테스팅 방식이다. 본 논문에서는 테스트 대상회로의 게이트내부에서 발생하는 단락을 고려하여, 이 결함을 검출하기 위한 테스트 패턴을 찾아 주는 IDDQ 테스트 패턴 발생기를 구현하였다. 테스트 패턴을 생성하기 위해 게이트 종류별로 모든 내부 단락을 검출하는 게이트 테스트 벡터를 찾아냈다. 그리고 10,000개의 무작위패턴을 테스트대상 회로에 인가하여 각 게이트에서 요구되는 테스트 벡터를 발생시켜 주면 유용한 테스트 패턴으로 저장한다. 입력된 패턴들이 모든 게이트 테스트 벡터를 발생시켜 주거나 10,000개의 패턴을 모두 인가했을 경우 테스트 패턴 발생 절차를 종료한다. ISCAS '85 벤처마크 회로에 대한 실험을 통하여 기존의 다른 방식보다 성능이 우수함을 보여주었다.

• 정보과학회지
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• 제5권1호
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• pp.42-49
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• 1987

Digital 回路에서의 고장을 검출하기 위해서는 적당한 信號를 入力단자에 加하여 出力端子에서 그 異狀有無를 判別하게 되는데 이때 印加되는 信號 즉 test pattern의 數는 組合論理回路인 경우 入力變數가 n이라 할때 그 최대값은 2n 이 된다. 따라서 入力變數가 증가함에 따라 test pattern의 數는 급격히 증가하게 된다. 고장검출을 용이하게 하기 위해서는 가능한 한 最小의 test가 필요하게 된 다. 이 test pattern을 生成하는 방법에는 pandom test pattern生成法 등의 확율논 적인 方法[9], 一次元經路活性化法[6] Boolean Difference등과 같은 해석적인 방법 [7], D-Algorithm등과 같은 방법[4] 등이 있다. 또 Berger등은 分岐가 존재하지 않을 때, test pattern의 下限値를 정해주었으며 [6], 또 單一故障일 경우의 fault locating test를, 故障表를 사용하지 않고 그래프적인 方法으로 회로구조로 부터 직접 구하였다. [6].

• ETRI Journal
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• 제25권3호
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• pp.187-194
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• 2003

Delay testing has become an area of focus in the field of digital circuits as the speed and density of circuits have greatly improved. This paper proposes a new scan flip-flop and test algorithm to overcome some of the problems in delay testing. In the proposed test algorithm, the second test pattern is generated by scan justification, and the first test pattern is processed by functional justification. In the conventional functional justification, it is hard to generate the proper second test pattern because it uses a combinational circuit for the pattern. The proposed scan justification has the advantage of easily generating the second test pattern by direct justification from the scan. To implement our scheme, we devised a new scan in which the slave latch is bypassed by an additional latch to allow the slave to hold its state while a new pattern is scanned in. Experimental results on ISCAS'89 benchmark circuits show that the number of testable paths can be increased by about 45 % over the conventional functional justification.

• 전자공학회논문지B
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• 제32B권5호
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• pp.661-670
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• 1995

This paper presents a fast massively parallel automatic test pattern generator for digital combinational logic circuits using neural networks. Automatic test pattern generation neural network(ATPGNN) evolves its state to a stable local minima by exchanging messages among neural network modules. In preprocessing phase, we calculate the essential assignments for the stuck-at faults in fault list by adopting dominator concept. It makes more neurons be fixed and the system speed up. Consequently. fast test pattern generation is achieved. Test patterns for stuck-open faults are generated through getting initialization patterns for the obtained stuck-at faults in the corresponding ATPGNN.

• 대한전자공학회논문지
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• 제13권3호
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• pp.1-6
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• 1976

이 논문에서는 Boolean difference를 이용하여 combinational 및 sequential 논리회로에서 발생하는 기능적인 고장에 대한 test pattern을 얻는 방법을 연구하였다. 이 방법은 test pattern을 얻고자 하는 회로의 Boolean 함수의 Boolean difference를 계산하므로써 체계적으로 test pattern을 얻는 절차를 보여주고 있다. 컴퓨터에 의한 실험결과에 의하며 이 방법은 combinational 회로 및 asynchronous sequential 회로에 적합하며, clock이 있는 flip flop을 적당히 모형화함으로서 이 방법을 synchronous sequential회로에도 적용할 수 있음이 입증되었다. In this paper, a method of test pattern generation for the functional failure in both combinational and sequentlal logic networks by using exterded Boole an difference is proposed. The proposed technique provides a systematic approach for the test pattern generation procedure by computing Boolean difference of the Boolean function that represents the Logic network for which the test patterns are to be generated. The computer experimental results show that the proposed method is suitable for both combinational and asynchronous sequential logic networks. Suitable models of clocked flip flops may make it possible for one to extend this method to synchronous sequential logic networks.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1065-1068
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• 1998

This paper proposes a new test generation method. Most of the test generation methods are gate-level based, but our scheme is VHDL based, especially in other word, behavioral-level based. Our test pattern generation method uses software test method. And we generate deterministic test pattern with this method. The purpose of our method is to reduce the time and effort to generate the test patterns for the end-product test of IC.

• 대한통합의학회지
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• 제12권2호
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• pp.55-63
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• 2024

Purpose : The purpose of this study is to determine the effects of scapula and pelvis symmetrical reciprocal pattern exercise of PNF concept on respiratory function and quality of life in elderly subjects. Methods : Nineteen elderly subjects with healthy were recruited. Subjects performed scapula and pelvis symmetrical reciprocal pattern exercise of PNF concept. Exercise was appied 30 minutes three times per week for four weeks. The respiratory function and quality of life (QOL) test three times (before, two weeks, and four weeks). Respiratory function includes forced vital capacity (FVC), forced expiratory volume at one second (FEV₁), Peak Expiratory Flow (PEF) and chest cage expansion test (CCET). The QOL test was measured Korean WHOQOL-BRIEF. The analysis method was analyzed through the one-way ANOVA repeated methods, and the statistical significance is α=.05. It was analyzed through the post test Bonferroni test. Results : After the 4 week scapula and pelvis symmetrical reciprocal pattern exercise of PNF concept showed statistically significant differences in the respiratory function (FVC, FEV₁, PEF, and CCET), and QOL (p<.05). As a result of the post-hoc test, FVC showed a significant increase in the mid test and post test compared to the pre test (p<.05), FEV₁ showed a significant increase in the post test compared to the pre test (p<.05). PEF showed a significant increase in all pre-test, mid-test, and post-test sections (p<.05), CCET showed a significant increase in all pre-test, mid-test, and post-test sections (p<.05). QOL showed a significant increase in all pre-test, mid-test, and post-test sections (p<.05). Conclusion : In this study, the scapula and pelvis symmetrical reciprocal pattern exercise of PNF concept improved respiratory function and QOL. The findings suggest that this intervention could be beneficial in improving respiratory function and QOL in the elderly.

• 한국컴퓨터정보학회논문지
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• 제3권2호
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• pp.99-104
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• 1998

본 논문에서는 다단 논리회로의 고장을 완벽하게 검출할 수 있는 테스트 패턴 생성기를 설계하였다. 이 테스트 기법은 테스트 패턴 생성 논리회로를 사용하여 생성하였다. 생성된 테스트 패턴은 기존의 전체 테스트 방법에 비해 패턴을 크게 감소시켰다. 이 테스트패턴 생성기는 다단 논리회로에서의 모든 고장을 검출할 것으로 본다. 여러 가지 I.C 테스트 방법 중에서 어떤 방법을 선택할 것인지는 고장검출 속도에 영향을 준다. 가장 중요한 것은생산단가이며 설계된 테스트 패턴 생성기는 저가형이다.