• 대한전자공학회논문지SD
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• 제44권4호
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• pp.32-42
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• 2007

[ $0.35{\mu}m$ ]twin-well non-epitaxial CMOS 공정에서의 substrate noise에 의한 아날로그 회로의 성능 저하를 예측하기 위하여 substrate 저항을 모델링하였다. Substrate 저항 모델 방정식은 P+ guard-ring isolation에 적용되어 측정값과 일치함을 확인하였다. Substrate 저항을 네 가지 형태로 구분하고 각각에 대하여 semi-empirical 모델 방정식을 확립하여, 측정값과 비교하여 rms 오차가 10% 미만이 되었다. 이 substrate 저항 모델을 guard-ring에 의한 isolation 구조에 적용하기 위하여 모델 방정식과 ADS(Advanced Design System) 회로 시뮬레이션에 의한 결과와 Network Analyzer의 측정 결과를 비교하였고, 비교적 잘 일치함을 확인하였다.

• 마이크로전자및패키징학회지
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• 제28권4호
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• pp.31-39
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• 2021

본 논문에서는 FEM(유한요소법)을 사용하여 PoP (Package on Package)용 PCB를 unit(유닛)과 substrate(서브스트레이트)로 분리한 warpage 해석과 warpage에 미치는 층별 두께의 영향도 분석과 층별 두께 조건을 다구찌법에 의한 SN비(Signal-to-Noise ratio)로 분석하였다. 해석 결과에 의하면 유닛 PCB는 회로층의 영향이 대단히 높았는데 특히 외층의 영향도가 높았다. 반면에 서브스트레이트 PCB는 회로층의 영향도가 높았으나 유닛 PCB에 비해 상대적으로 낮았으며 오히려 솔더 레지스트의 영향도가 증가하였다. 따라서 유닛 PCB와 서브스트레이트 PCB를 동시에 고려하여 PoP PCB의 층별 구조는 외부와 내부 회로층은 두껍게, 윗면 솔더 레지스트는 얇게 설계하고 바닥면 솔더 레지스트의 두께를 5 ㎛와 25 ㎛ 사이의 두께를 선정하는 바람직하다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 C
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• pp.1776-1778
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• 2000

The demands placed on portable wireless communication equipment include low cost, low supply voltage, low power, dissipation, low noise, high frequency of operation, and low distortion. These design requirements cannot be met satisfactorily in many cases without the use of RF inductors. However, implementing the inductor on-chip has been regarded as an impractical task because of excessive substrate capacitance and substantial resistive losses due to metallization and the conductive silicon substrate. Hence, there is a great incentive to design, optimize, and model spiral inductors on Si substrate. So, we analyzed a chip inductors using electromagnetic analysis and established a set of design rules for rectangular spiral inductors.

• 센서학회지
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• 제24권5호
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• pp.348-352
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• 2015

Thin nickel oxide films formed on uncooled and cooled $SiO_2/Si$ substrates using a radio frequency (RF) magnetron sputter powered by 200 W in a mixed atmosphere of argon and oxygen. Grazing-incidence X-ray diffraction and field emission scanning electron microscopy are used for the structural analysis of nickel oxide films. The electrical conductivity required for better bolometric performance is estimated by means of a four-point probe system. Columnar and (200) preferred orientations are discovered in both films regardless of substrate cooling. Electric resistivity, however, is greatly influenced by the substrate cooling. Oxygen partial pressure increase during the nickel oxide deposition leads to a rapid decrease in resistivity, and the resistivity is higher in the cooled nickel oxide samples. Even when small microstructure variations are applied, lower resistivity in favor of low noise performance is acquired in the uncooled samples.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.28-31
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• 2004

This paper describe analysis active microstrip antenna with low noise amplifier at 900 MHz for mobile communication. The microstrip patch antenna is integrated with low noise amplifier on a permittivity 4.5 (Epoxy-FR4) and thickness of substrate 1.6 mm. Low noise amplifier is designed by using GaAs FETs. The analysis characteristics of antenna include return loss, input impedance, vswr, radiation pattarn, bandwidth and gain of antenna. Mesurement gain of antenna is shown 19.2435 dBi.

• 마이크로전자및패키징학회지
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• 제27권3호
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• pp.61-67
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• 2020

본 논문에서는 FEM(유한요소) 기법을 사용하여 칩이 실장되는 않은 substrate와 칩이 실장된 substrate의 warpage를 해석하여 칩의 실장이 warpage에 미치는 영향을 비교·분석하였다. 또한, warpage를 감소시키기 위한 substrate의 층별 두께의 영향도 분석과 층별 두께 조건을 다구찌법에 의한 신호 대 잡음 비로 분석하였다. 해석 결과에 의하면 칩이 실장되면 substrate의 warpage는 패턴의 방향이 변할 수 있고, 칩이 실장되면서 패키지의 강성도(stiffness)가 증가하고, 패키지 상·하의 열팽창계수의 차이가 작아지면서 warpage는 감소하였다. 또한, 칩이 실장되지 않은 substrate를 대상으로 설계 파라메타의 영향도 분석 결과에 의하면 warpage를 감소시키기 위해서는 회로층 중에서 내층인 Cu1과 Cu4를 중점 관리하고, 다음으로 바닥면의 solder resist 층의 두께와 Cu1과 Cu2 사이의 프리프레그 층의 두께를 관리해야 한다.

• ETRI Journal
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• 제27권5호
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• pp.628-634
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• 2005

From AC analysis results utilizing a 2-dimensional device simulator, we extracted an AC-equivalent circuit of a grounded-gate NMOS (ggNMOS) electrostatic discharge (ESD) protection device. The extracted equivalent circuit is utilized to analyze the effects of the parasitics in a ggNMOS protection device on the characteristics of a low noise amplifier (LNA). We have shown that the effects of the parasitics can appear exaggerated for an impedance matching aspect and that the noise contribution of the parasitic resistances cannot be counted if the ggNMOS protection device is modeled by a single capacitor, as in prior publications. We have confirmed that the major changes in the characteristics of an LNA when connecting an NMOS protection device at the input are reduction of the power gain and degradation of the noise performance. We have also shown that the performance degradation worsens as the substrate resistance is reduced, which could not be detected if a single capacitor model is used.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 Techno-Fair 및 추계학술대회 논문집 전기물성,응용부문
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• pp.107-108
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• 2008

This article describes optimization for PGS(Patterned Ground Shield) of rectangular spiral inductor using Taguchi's Design of Experiment. PGS is decrease method of parasite component by silicon substrate among dielectric loss reduction method. Using taguchi's design of experiment, each parameter is fixed upon that PGS high poison(A), slot spacing(B), strip width(C) and overlap turn number(D) of PGS design parameter. Then we verified that percentage contribution and design sensitivity analysis of each parameter and level by signal to noise ratio of larger-the-better type. We consider percentage contribution and design sensitivity of each parameter and level, and then verify that model of optimization for PGS is lower inductance decreasing ratio and higher Q-factor increasing ratio by EM simulation.

• 한국컴퓨터산업학회논문지
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• 제2권12호
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• pp.1533-1540
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• 2001

본 논문에서는 PCB 설계에서 전기적 파라미터 추출과 기판의 전기적 모델링 방법을 기술하였다. 실제 PCB 구조에서 전기적 특성을 해석하기 위해 캐시메모리 시스템을 예로하여 6층의 기판을 설계하였다. 설계된 PCB 기판에서 배선 구조 및 비아, BGA Ball 등 기본회로 요소 구조를 설정하여, 전기적 변수를 추출하였고 이를 재결합하여 PCB 네트를 모델링하였다. 이후 SPICE, XNS 등의 분석 도구를 사용하여 전기적 특성을 분석하였다. 그 결과 최대 2.6ns정도의 신호지연과 최대 281mV의 간섭잡음으로 시스템의 사양에 적합함을 알 수 있었다.

• 전기학회논문지
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• 제56권9호
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• pp.1694-1698
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• 2007

This study suggests a new fluorescence microscope to observe micro-samples within fluorophore in a variety of biomedical fields including the fluorescence analysis of a biochip, such as a DNA micro-array. A fluorescence microscope is a device for irradiating light onto a micro-object, executing an excitation and fluorescence emission process. In this study, it adopts a total internal reflection fluorescence(TIRF) method to excite a whole micro-sample substrate different from an existing way which uses an evanescent wave resulting from a total internal reflection on the micro-sample surface. Suggested TIRF microscope can reduce optical noise and obtain images with higher sensitivity thus obtain precise information about the density, quantity, location, etc. of a flurophore, and can simultaneously process separate images even when plurality of fluorophores having different excitation and fluorescent wavelength ranges is distributed, thus easily obtain information about the fluorophores.