• 전자공학회논문지SC
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• 제40권3호
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• pp.145-151
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• 2003

본 논문에서는 고속의 연산동작과 낮은 회로 복잡도를 갖는 새로운 GF(2/sup m/)상의 승산기를 제안한다. 유한체 연산은 다항식 승산과 기약다항식을 적용한 모듈러 연산에 의해 전개되며, 본 논문에서는 이 두 과정을 분리하여 다루었다. 다항식 승산연산은 Permestzi의 기법을 토대로 전개하였고 기약다항식은 AOP로 하였다. 멀티플렉서를 사용하여 GF(2/sup m/)상의 승산회로를 구성하였고, 회로 복잡도와 지연시간을 타 논문과 비교하였다. 제안된 승산기는 낮은 회로 복잡도와 지연시간을 보이며, 회로의 구성이 정규성을 가지므로 VLSI 구현에 적합하다.

• 정보보호학회논문지
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• 제12권3호
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• pp.87-94
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• 2002

본 논문에서는 GF($2^m$)상에서 새로운 MSB 우선 곱셈 알고리즘을 제안하고, 셀룰라 오토마타(Cellular Automata, CA) 를 기반으로 한 곱셈기를 설계한다. 본 논문에서 제안한 곱셈기는 PBCA(Periodic Boundary CA)의 특성을 AOP(All One Polynomial)의 특성과 조화시킴으로써 기존의 구조에 비하여 정규성을 높이고 지연 시간을 줄일 수 있는 구조이다. 제안된 곱셈기는 공개키 암호화의 핵심이 되는 지수기의 구현을 위한 효율적인 기본구조로 사용될 것으로 기대된다.

• 대한기계학회:학술대회논문집
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• 대한기계학회 2000년도 춘계학술대회논문집A
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• pp.690-695
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• 2000

This article deals with the analytic results on the development and application of the Spherical CVT. The Spherical CVT is marked by its simple configuration, the infinite torque multiplication characteristic, and the smooth transitions between forward/neutral/reverse states of output speed. In this study, we describe the conceptual principles behind the Spherical CVT and some applications of it, which we developed recently. And, we propose the shifting algorithm based on the analytic consideration of CVT powertrain system. Contrary to conventional shifting algorithms using the OOL(optimal operating line) of the power source, the proposed shifting algorithm is represented as a $2^{nd}$ order equation in an explicit form, and it reveals the possibility of theoretic design of all optimal controller. As an example, we present numerical results that demonstrate the energy saving possible and the proposed shifting algorithm from the use of the Spherical CVT over standard reduction gear unit, using an ideal dc motor model.

• 한국통신학회논문지
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• 제28권2A호
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• pp.80-85
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• 2003

본 논문에서는 GF(2m) 상에서의 ECC 암호화 알고리즘을 지원하기 위한 GFAU(Galois Field Arithmetic Unit)의 구조를 제안한다. GFAU는 GF(2m)상에서의 덧셈, 곱셈, 나눗셈을 수행하며 동시에 두 개의 덧셈이나 두 개의 곱셈, 또는 하나의 덧셈과 하나의 곱셈을 동시에 처리할 수 있는 능력을 가지고 있다. 기본 구조는 변형된 유클리드 알고리즘의 나눗셈기를 기반으로 제안되었으며, 이 기본구조에 곱셈기 및 덧셈기의 기능을 추가하여 제어부와 함께 구현되었다. GF(2193)을 위한 GFAU는 Verilog-HDL를 이용하여 하향식설계방식으로 구현되었고 C-언어로 작성된 사이클 단위 시뮬레이터를 이용하여 개선되고 검증되었다. 검증된 모델은 삼성 0.35um, 3.3V CMOS 표준 셀 라이브러리로 합성되었으며 최악조건 3.0V, 85$^{\circ}C$ 에서 104.7MHz의 주파수에서 동작하며, 전체 게이트 수는 약 25,889이다.

• 한국멀티미디어학회논문지
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• 제13권7호
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• pp.943-949
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• 2010

본 논문은 하드웨어 곱셈 연산을 최적화하여 리프팅 기반의 9/7 웨이블릿 필터의 개선된 VLSI의 구조를 제안한다. 제안한 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기반의 웨이블릿 필터와 비교하여 화질의 열화 없이 보다 적은 로직과 전력소모를 갖는다. 본 논문은 Pattern search 기반의 Lefevre 알고리즘을 이용하여 하드웨어 구조를 개선한다. 제안한 구조는 범용의 곱셈기를 단순한 shift-add 연산으로 대체하여 하드웨어 구현을 단순하게 하고 계산 속도를 빠르게 한다. 제안한 구조와 기존의 구조를 Verilog HDL을 이용하여 구현하고 비교 실험하였다. 두 구조는 0.18um 디지털 CMOS 공정의 스탠다드 셀을 이용하여 합성된다. 제안한 구조는 200MHz의 합성 타겟 클록 주파수에서 기존의 구조에 비해 면적, 전력소모와 최대 지연시간이 각각 약 51%, 43%와 30%로 감소하였다. 구현 결과를 통해 제안한 구조가 범용의 곱셈기 블록을 사용한 기존의 구조보다 스탠다드 셀을 이용한 ASIC 구현에 보다 적합하다는 것을 보여준다.

• 전자공학회논문지C
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• 제36C권8호
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• pp.35-45
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• 1999

본 논문에서는 $GF(p^m)$상에서 두 다항식의 가산 및 승산 알고리즘을 제시하였고, 가산 및 승산 알고리즘을 수행하는 전류 모드 CMOS에 의한 $GF(4^3)$상의 직렬 입력-병렬 출력 모듈 구조의 4치 연산기를 구현하였다. 제시된 전류 모드 CMOS 4치 연산기는 가산/승산 선택 회로, mod(4) 승산 연산 회로, mod(4) 가산 연산 회로를 2개 연결하여 구성한 MOD 연산회로, mod(4) 승산 연산 회로와 동일하게 동작하는 원시 기약 다항식 연산 회로에 의해 구현하였으며, PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시된 회로들의 시뮬레이션은 $2{\mu}m$ CMOS 기술을 이용하고, 단위 전류를 $15{\mu}A$로 하였으며, VDD 전압은 3.3V을 사용하였다. 본 논문에서 제시한 전류 모드 CMOS의 4치 연산기는 회선 경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며, 특히 차수 m이 증가하는 유한체상의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.

• 한국통신학회논문지
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• 제19권9호
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• pp.1838-1847
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• 1994

현재 북미, 유럽, 일본 등에서는 디지털 이동 통신용 음성부호화 방식의 표준을 확정하여 세부기술을 경쟁적으로 개발하고 있으나, 아직까지 우리나라는 이를 확정하지 못하고 있는 실정이다. 본 논문에서는 유럽 표준인 RPE-LTP와 북미 표준인 VSELP 알고리즘을 소스 코팅에 중점을 두어 연구, 비교 및 검토하였다. 각 음성부호화기에 대해 종합적으로 분석 및 비교한 후, 성능 개선 방안에 대하여 논의하였다. 또한, 실시간 처리에 가장 큰 영향을 미치는 연산 횟수를 계산, 비교하였다. 아울러 각 부호화기의 알고리즘을 구체화하여 한국인 음성데이타에 대하여 모의 실험을 수행하였으며, 모의 실험 평가결과로서 구간 신호대 잡음비와 5-포인트 MOS를 비교하였다. 연산횟수는 VSELP 부호기의 곱센연산횟수가 가장 많은 것으로 나타났다. 26가지 음성 데이타에 대하여 구간 신호대 잡음비는 VSELP가 RPE-LTP에 비해 큰 것으로 계산되었고, 5-포인트 MOS 실험을 실시한 결과 VSELP가 RPE-LTP에 비해 음질이 동등하거나 보다 우수한 것으로 평가되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 추계학술대회 논문집 학회본부 B
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• pp.778-780
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• 1999

Arithmetic unit speed depends strongly on the algorithms employed to realize the basic arithmetic operations.(add, subtract multiply, and divide) and on the logic design. Recent advances in VLSI have increased the feasibility of hardware implementation of floating point arithmetic units and microprocessors require a powerful floating-point processing unit as a standard option. This paper describes the design of floating-point multiplier for IEEE 754-1985 Single-Precision operation. Booth encoding algorithm method to reduce partial products and a Wallace tree of 4-2 CSA is adopted in fraction multiplication part to generate the $32{\times}32$ single-precision product. New scheme of rounding and sticky-bit generation is adopted to reduce area and timing. Also there is a true sign generator in this design. This multiplier have been implemented in a ALTERA FLEX EPF10K70RC240-4.

• 전기전자학회논문지
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• 제2권1호
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• pp.96-100
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• 1998

DCT 변환을 기반으로 하는 비디오 코딩은 많은 사용자와 더불어 급속한 기술 발전을 하게 되었다. 공간영역내에서 디코딩을 수행하는 것보다 DCT 영역에서 직접 데이터를 처리하는 것이 계산속도 면에서 빠르다. 그리고 블록처리 알고리듬은 병렬처리에 기초하므로 데이터 처리속도가 빠른 하드웨어로 구성되어질 수 있다. 본 논문에서는 서브밴드의 필터뱅크에서 블록변환영역 필터링을 이용한 JPEG브라우저를 제안한다. 디코딩시에 압축된 파일로부터 전체 영상을 디코딩하는대신 사용자가 원하는 크기의 영상을 브라우징 할 수 있다. 한편 DCT 영상 데이터가 입력으로 사용될 경우 제안된 블록변환 필터링은 일반적인 서브밴드 필터링보다 필터뱅크내에서의 곱셈 수를 줄임으로서 계산속도면에서 빠른 결과를 얻을 수 었다.

• 정보보호학회논문지
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• 제13권3호
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• pp.35-43
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• 2003

타원곡선 암호시스템에서 스칼라 곱셈의 랜덤화는 부-채널공격 대응방법의 기본적인 개념 중의 하나이다. 본 논문에서는 랜덤 m-ary 리코딩 알고리듬에 기반한 랜덤 m-ary 방법으로 단순/차분 전력분석 공격의 대응 방법을 제안한다. 제안 방법은 표준의 m-ary 방법보다 부가적인 연산량이 요구되지만 비밀키와 독립적인 소모전력을 생성한다. 따라서 랜덤한 윈도우 사이즈를 이용한 연산 과정이 SPA/DPA 공격에 대응할 수 있으므로 제안하는 대응방법은 스마트카드의 부-채널공격에 향상된 안전성을 제공한다.