• ETRI Journal
• /
• 제24권4호
• /
• pp.328-331
• /
• 2002

We investigated the electrical characteristics of p-channel double-diffused MOSFETs (p-LDMOSFETs) with an uneven racetrack source (URS) and a conventional racetrack source (CRS) for PDP driver IC applications. The breakdown voltage of the p-LDMOSFET with the URS in offstate was nearly the same as the p-LDMOSFET with the CRS. However, the breakdown voltage of the p-LDMOSFET with the URS in on-state was about 30% higher than that of the p-LDMOSFET with the CRS, while the saturated drain current of the p-LDMOSFET with the URS was only about 4% lower than that of the p-LDMOSFET with the CRS.

• 한국위성정보통신학회논문지
• /
• 제9권2호
• /
• pp.12-17
• /
• 2014

본 논문에서는 고전압에서 동작하는 마이크로칩의 안정하고 튼튼한 정전기 보호 성능을 구현하기 위해 이중 극성 소오스를 갖는 DPS_EDNMOS 변형소자가 제안되었다. 제안된 DPS는 N+ 소오스로 부터 전자 풍부 영역이 측면 확산되는 것을 방지하기 위해 N+ 소오스 측에 P+ 확산층을 의도적으로 삽입한 구조이다. 시뮬레이션 결과에 의하면 삽입된 P+ 확산층은 고전자 주입에 의해 발생하는 깊은 전자채널의 형성을 효과적으로 막아주고 있음을 알 수 있었다. 따라서 종래의 EDNMOS 표준소자에서 문제시 되었던 더블 스냅백 현상을 해결할 수 있었다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
• /
• pp.399-399
• /
• 2013

Metal silicides는 Si 기반의microelectronic devices의 interconnect와 contact 물질 등에 사용하기 위하여 그 형성 mechanism과 전기적 특성에 대한 연구가 많이 이루어지고 있다. 이 중 Rare-earth(RE) silicides는 저온에서 silicides를 형성하고, n-type Si과 낮은 Schottky Barrier contact (~0.3 eV)을 이룬다. 또한 낮은 resistivity와 Si과의 작은 lattice mismatch, 그리고 epitaxial growth의 가능성, 높은 thermal stability 등의 장점을 갖고 있다. RE silicides 중 ytterbium silicide는 가장 낮은 electric work function을 갖고 있어 n-channel schottky barrier MOSFETs의 source/drain으로 주목받고 있다. 또한 Silicon 기반의 CMOSFETs의 성능 향상 한계로 인하여 germanium 기반의 소자에 대한 연구가 이루어져 왔다. Ge 기반 FETs 제작을 위해서는 낮은 source/drain series/contact resistances의 contact을 형성해야 한다. 본 연구에서는 저접촉 저항 contact material로서 ytterbium germanide의 가능성에 대해 고찰하고자 하였다. HRTEM과 EDS를 이용하여 ytterbium germanide의 미세구조 분석과 면저항 및 Schottky Barrier Heights 등의 전기적 특성 분석을 진행하였다. Low doped n-type Ge (100) wafer를 1%의 hydrofluoric (HF) acid solution에 세정하여 native oxide layer를 제거하고, 고진공에서 RF sputtering 법을 이용하여 ytterbium 30 nm를 먼저 증착하고, 그 위에 ytterbium의 oxidation을 방지하기 위한 capping layer로 100 nm 두께의 TiN을 증착하였다. 증착 후, rapid thermal anneal (RTA)을 이용하여 N2 분위기에서 $300{\sim}700^{\circ}C$에서 각각 1분간 열처리하여 ytterbium germanides를 형성하였다. Ytterbium germanide의 미세구조 분석은 transmission electron microscopy (JEM-2100F)을 이용하였다. 면 저항 측정을 위해 sulfuric acid와 hydrogen peroxide solution (H2SO4:H2O2=6:1)에서 strip을 진행하여 TiN과 unreacted Yb을 제거하였고, 4-point probe를 통하여 측정하였다. Yb germanides의 면저항은 열처리 온도 증가에 따라 감소하다 증가하는 경향을 보이고, $400{\sim}500^{\circ}C$에서 가장 작은 면저항을 나타내었다. HRTEM 분석 결과, deposition 과정에서 Yb과 Si의 intermixing이 일어나 amorphous layer가 존재하였고, 열처리 온도가 증가하면서 diffusion이 더 활발히 일어나 amorphous layer의 두께가 증가하였다. $350^{\circ}C$ 열처리 샘플에서 germanide/Ge interface에서 epitaxial 구조의 crystalline Yb germanide가 형성되었고, EDS 측정 및 diffraction pattern을 통하여 안정상인 YbGe2-X phase임을 확인하였다. 이러한 epitaxial growth는 면저항의 감소를 가져왔으며, 열처리 온도가 증가하면서 epitaxial layer가 증가하다가 고온에서 polycrystalline 구조의 Yb germanide가 형성되어 면저항의 증가를 가져왔다. Schottky Barrier Heights 측정 결과 또한 면저항 경향과 동일하게 열처리 증가에 따라 감소하다가 고온에서 다시 증가하였다.

• 대한전자공학회논문지SD
• /
• 제48권3호
• /
• pp.7-11
• /
• 2011

본 논문에서는 간단하면서도 수율 높은 유기박막트랜지스터(OTFT)의 소스/드레인 전극 형성을 위한 인쇄공정을 제안하였다. 게이트 유전체인 PVP (poly 4-vinylphenol)에 불소계 화합물을 3000 ppm 첨가하여 표면에너지를 56 $mJ/m^2$에서 45 $mJ/m^2$로 줄이고, 소스/드레인 전극이 형성될 영역은 포토리소그라피로 형상화 한 후 산소 플라즈마로 선택적으로 표면처리하여 표면에너지를 87 $mJ/m^2$로 높임으로써 표면에너지 차이를 극대화 하였다. G-PEDOT:PSS 전도성 고분자를 브러쉬 인쇄공정으로 소스/드레인 전극 영역 주변에 도포하여 전극을 성형하였으며, OTFT 어레이 ($16{\times}16$)에서 약 90% 가까운 수율을 나타내었다. 불소계 화합물을 첨가한 PVP와 펜타센 반도체를 사용한 OTFT의 성능은 첨가하지 않은 소자와 비교하여 큰 차이가 없었으며, 이동도는 0.1 $cm^2/V.sec$ 로서 전기영동디스플레이(EPD) 시트를 구동하기에 충분한 성능이었다. OTFT 어레이에 EPD 시트를 부착하여 성공적인 작동을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제45권5호
• /
• pp.12-18
• /
• 2008

본 연구는 PC(polycarbonate) 기판 위에 소스(source)/드레인(drain) 전극으로 Ag 페이스트를 스크린 인쇄하여 OTFT(organic thin film transistor)를 제작하였다. 또한 이렇게 제작된 OTFT를 적용하여 OTFT-OLED(organic light emitting diode) 어레이를 제작하였으며 OTFT의 소스 및 드레인 전극과 더불어 데이터 배선전극을 Ag 페이스트를 이용하여 형성하였다. Ag 페이스트는 스크린 마스크의 mesh에 따라 325 mesh용과 500 mesh용을 사용하였으며, 325 mesh용 페이스트는 선폭 60 ${\mu}m$, 500 mesh용 페이스트는 선폭 40 ${\mu}m$까지 인쇄가 가능하였다. 그리고 면저항은 각각 $60m{\Omega}/\square,\;133.1m{\Omega}/\square$이었다. 제작된 OTFT의 성능은 이동도가 자각 0.35 $cm^2/V{\cdot}sec$와 0.12 $cm^2/V{\cdot}sec$, 문턱전압 -4.7 V와 0.9 V이었으며, 전류 점멸비는 ${\sim}10^5$이었다. OTFT-OLED 어레이는 인쇄성이 우수한 500 mesh용 Ag 페이스트를 사용하였으며 OTFT의 채널길이를 50 ${\mu}m$로 설계하여 제작하였다. OTFT-OLED 어레이의 화소는 2개의 OTFT, 1개의 캐패시터 그리고 1개의 OLED로 구성하였고, 크기는 $2mm{\times}2mm$이며, 해상도는 $16{\times}16$ 이다. 제작된 어레이는 일부 불량 화소를 포함하고 있지만 능동형 모드로 동작함을 확인할 수 있었다.

• 전자공학회논문지A
• /
• 제33A권3호
• /
• pp.107-116
• /
• 1996

Recently, the flash memory has been abstracting great attention in the semiconductor market in the world because of its potential applications as mass storage devices. One of the most significant barriers to the scalling-down of the stacked-gate devices such as EPROM's and flash EEPROM's is the large subthreshold leakage in the unselected cells connected with the bit line of a selected cell in the array during programming. The large subthreshold leakge is majorly due to the capacitive coupling between the floating gates of the unselectd cells and the bit line of selected cell. In this paper, a new programming method to redcue significantly the drain turn-on leakage in the unselected cells during programming has been studied, where a little positive voltage (0.25-0.75V) is applied to the soruce during programming unlike the conventional programming method in which the source is grounded. The resutls of the PISCES simulations and the electrical measurements for the standard EPROM with 0.35.mu.m effective channel length and 1.0.mu.m effective channel width show that the subthreshold leakage in the unselectd cells is significantly large when the source is grounded, whereas it is negligibly small when the source is biased ot a little positive voltage during programming. On the other hadn, the positive bias on the source is found to have little effects on the programming speed of the EPROM.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
• /
• pp.133-136
• /
• 2000

A new Op-Amp output buffer is presented for driving large-size LCD panels. The proposed Op-Amp is designed by combining a common source and a common drain amplifier to have a high slew rate and to minimize the quiescent current. The proposed circuits are simulated in a high-voltage 0.6${\mu}{\textrm}{m}$ CMOS process, dissipates only 20${\mu}{\textrm}{m}$ static current, and have 83dB open-loop DC gain and 60$^{\circ}$phase margin.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1991년도 추계학술대회 논문집 학회본부
• /
• pp.210-213
• /
• 1991

The clamp mode Zero-Volatge-Switched Multi-Resonant-Converter(ZVS-MRC) is proposed. In the converter, the performance of the conventional ZVS-MRC is improved by clamping the drain-to-source voltage of the power switch using a soft switching nondissipative active clamp network. The analysis for each stage of the converter operation modes is presented and is verified by experiments.

• 대한전기학회논문지
• /
• 제35권7호
• /
• pp.278-284
• /
• 1986

Double-diffused metal oxide power semiconductor field effect transistors are used extensively in recent years in various circuit applications. The temperature variation of the drain current at a fixed bias shows both positive and negative resistance characteristics depending on the gate threshold voltage and gate-to source bias votage. In this paper, the decision method of the gate crossover voltage by the temperature variation and a new method to determine the gate threshold voltage graphecally are presented.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2000년도 춘계학술대회 논문집 전자세라믹스 센서 및 박막재료 반도체재료 일렉트렛트 및 응용기술
• /
• pp.180-183
• /
• 2000

Beginning with a brief introduction on near 100 nm or below CMOS devices, this paper addresses novel devices for future sub-100 nm CMOS. First, key issues such as gate materials, gate dielectric, source/drain, and channel in Si bulk CMOS devices are considered. CMOS devices with different channel doping and structure are introduced by explaining a figure of merit. Finally, novel device structures such as SOI, SiGe, and double-gate devices will be discussed for possible candidates for sub-100 nm CMOS.