• 한국정밀공학회지
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• 제22권10호
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• pp.195-201
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• 2005

A laterally driven electromagnetic microactuator (LaDEM) is presented, and a micro-optical switch is designed and fabricated as a possible application. LaDEM provides parallel actuation of the microactuator to the silicon substrate surface (in-plane mode) by the Lorentz force. Poly-silicon-on-insulator (Poly-SOI) wafers and a reactive ion etching (RIE) process were used to fabricate high-aspect-ratio vertical microstructures, which allowed the equipment of a vertical micro mirror. A fabricated arch-shaped leaf spring has a thickness of $1.8{\mu}m$, width of $16{\mu}m$, and length of $800{\mu}m$. The resistance of the fabricated structure fer the optical switch was approximately 5$\Omega$. The deflection of the leaf springs increases linearly up to about 400 mA and then it demonstrates a buckling behavior around the current value. Owing to this nonlinear phenomenon, a large displacement of $60{\mu}m$ could be measured at 566 mA. The displacement-load relation and some dynamic characteristics are analyzed using the finite element simulations.

• 전자공학회논문지
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• 제50권1호
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• pp.180-184
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• 2013

이 논문에서는 (SOI) CMOS 공정을 이용한 저전력 안테나 스위치 컨트롤러 IC가 설계되었다. 제안 된 컨트롤러는 전력 수용능력과 고조파 왜곡 성능을 향상시키기 위하여 입력 신호에 따라 안테나 스위치를 구성하는 FET소자의 게이트 단자와 바디 단자에 +VDD, GND 그리고 -VDD에 해당하는 3 가지 상태의 로직 레벨을 제공한다. 또한, 입력-결합 전류제한 링 발진기와 하드웨어 효율적인 레벨 시프터를 적용함으로서 전력소모와 하드웨어 복잡도를 크게 감소시켰다. 제안 된 회로는 +2.5 V 전원을 공급받으며 송신 모드에서 135 ${\mu}A$를 소모하며 10 ${\mu}s$의 빠른 start-up 시간을 달성하였고, 전체 면적은 $1.3mm{\times}0.5mm$로 설계되었다.

• Journal of Electrical Engineering and Technology
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• 제5권2호
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• pp.337-341
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• 2010

In this paper, an extremely low voltage operated micro corner cube retroreflector (CCR) was fabricated for free-space optical communication applications by using bulk silicon micromachining technologies. The CCR was comprised of an orthogonal vertical mirror and a horizontal actuated mirror. For low voltage operation, the horizontal actuated mirror was designed with two PZT cantilever actuators, torsional bars, hinges, and a mirror plate with a size of $400{\mu}m{\times}400{\mu}m$. In particular, the torsional bars and hinges were carefully simulated and designed to secure the flatness of the mirror plate by using a finite element method (FEM) simulator. The measured tilting angle was approximately $2^{\circ}$ at the applied voltage of 5 V. An orthogonal vertical mirror with an extremely smooth surface texture was fabricated using KOH wet etching and a double-SOI (silicon-on-insulator) wafer with a (110) silicon wafer. The fabricated orthogonal vertical mirror was comprised of four pairs of two mutually orthogonal flat mirrors with $400{\mu}m4 (length) $\times400{\mu}m$ (height) $\times30{\mu}m$ (thickness). The cross angles and surface roughness of the orthogonal vertical mirror were orthogonal, almost $90^{\circ}$ and 3.523 nm rms, respectively. The proposed CCR was completed by combining the orthogonal vertical and horizontal actuated mirrors. Data transmission and modulation at a frequency of 10 Hz was successfully demonstrated using the fabricated CCR at a distance of approximately 50 cm.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.156-157
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• 2012

단일 셀에서 비휘발성 및 고속의 휘발성 메모리를 모두 구동할 수 있는 다기능 메모리는 모바일 기기 및 embedded 장치의 폭발적인 성장에 있어 그 중요성이 커지고 있다. 따라서 최근 이러한 fusion기술을 응용한 unified RAM (URAM)과 같은 다기능 메모리의 연구가 주목 받고 있다. 이러한 다목적 메모리는 주로 silicon on insulator (SOI)기반의 1T-DRAM과 SONOS기술 기반의 비휘발성 메모리의 조합으로 이루어진다. 하지만 이런 다기능 메모리는 주로 단결정기반의 SOI wafer 위에서 구현되기 때문에 값이 비싸고 사용범위도 제한되어 있다. 따라서 이러한 다기능메모리를 다결정 실리콘을 이용하여 제작한다면 기판에 자유롭게 메모리 적용이 가능하고 추후 3차원 적층형 소자의 구현도 가능하기 때문에 다결정실리콘 기반의 메모리 구현은 필수적이라고 할 수 있겠다. 본 연구에서는 다결정실리콘을 이용한 channel recessed구조의 다기능메모리를 제작하였으며 각 1T-DRAM 및 NVM동작에 따른 memory 특성을 살펴보았다. 실험에 사용된 기판은 상부 비정질실리콘 100 nm, 매몰산화층 200 nm의 SOI구조의 기판을 이용하였으며 고상결정화 방법을 이용하여 $600^{\circ}C$ 24시간 열처리를 통해 결정화 시켰다. N+ poly Si을 이용하여 source/drain을 제작하였으며 RIE시스템을 이용하여 recessed channel을 형성하였다. 상부 ONO게이트 절연막은 rf sputter를 이용하여 각각 5/10/5 nm 증착하였다. $950^{\circ}C$ N2/O2 분위기에서 30초간 급속열처리를 진행하여 source/drain을 활성화 하였다. 계면상태 개선을 위해 $450^{\circ}C$ 2% H2/N2 분위기에서 30분간 열처리를 진행하였다. 제작된 Poly Si MFM에서 2.3V, 350mV/dec의 문턱전압과 subthreshold swing을 확인할 수 있었다. Nonvolatile memory mode는 FN tunneling, high-speed 1T-DRAM mode에서는 impact ionization을 이용하여 쓰기/소거 작업을 실시하였다. NVM 모드의 경우 약 2V의 memory window를 확보할 수 있었으며 $85^{\circ}C$에서의 retention 측정시에도 10년 후 약 0.9V의 memory window를 확보할 수 있었다. 1T-DRAM 모드의 경우에는 약 $30{\mu}s$의 retention과 $5{\mu}A$의 sensing margin을 확보할 수 있었다. 차후 engineered tunnel barrier기술이나 엑시머레이저를 이용한 결정화 방법을 적용한다면 device의 특성향상을 기대할 수 있을 것이다. 본 논문에서는 다결정실리콘을 이용한 다기능메모리를 제작 및 메모리 특성을 평가하였다. 제작된 소자의 단일 셀 내에서 NVM동작과 1T-DRAM동작이 모두 가능한 것을 확인할 수 있었다. 다결정실리콘의 특성상 단결정 SOI기반의 다기능 메모리에 비해 낮은 특성을 보여주었으나 이는 결정화방법, high-k절연막 적용 및 engineered tunnel barrier를 적용함으로써 해결 가능하다고 생각된다. 또한 sputter를 이용하여 저온증착된 O/N/O layer에서의 P/E특성을 확인함으로써 glass위에서의 MFM구현의 가능성도 확인할 수 있었으며, 차후 system on panel (SOP)적용도 가능할 것이라고 생각된다.

• Smart Structures and Systems
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• 제6권3호
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• pp.225-238
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• 2010

We report on the development of a new technology for the fabrication of Micro-Electro-Mechanical-System (MEMS) strain sensors to realize a novel type of crackmeter for health monitoring of ageing civil infrastructures. The fabrication of micromachined silicon MEMS sensors based on a Silicon On Insulator (SOI) technology, designed according to a Double Ended Tuning Fork (DETF) geometry is presented, using a novel process which includes a gap narrowing procedure suitable to fabricate sensors with low motional resistance. In order to employ these sensors for crack monitoring, techniques suited for bonding the MEMS sensors on a steel surface ensuring good strain transfer from steel to silicon and a packaging technique for the bonded sensors are proposed, conceived for realizing a low-power crackmeter for ageing infrastructure monitoring. Moreover, the design of a possible crackmeter geometry suited for detection of crack contraction and expansion with a resolution of $10{\mu}m$ and very low power consumption requirements (potentially suitable for wireless operation) is presented. In these sensors, the small crackmeter range for the first field use is related to long-term observation on existing cracks in underground tunnel test sections.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.1-7
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• 2004

SOI 구조에서 형성된 MOS 트랜지스터의 장점과 strained Si에서 전자의 이동도가 향상되는 효과를 동시에 고려하기 위해 buried oxide(BOX)층과 Top Si층 사이에 Ge을 삽입하여 strained Si/relaxed SiGe/SiO₂Si 구조를 형성하고 strained Si fully depletion(FD) n-MOSFET를 제작하였다. 상부 strained Si층과 하부 SiGe층의 두께의 합을 12.8nm로 고정하고 상부 strained Si 층의 두께에 변화를 주어 두께의 변화가 electron mobility에 미치는 영향을 분석하였다. Strained Si/relaxed SiGe/SiO2/Si (strained Si/SGOI) 구조위의 FD n-MOSFET의 전자 이동도는 Si/SiO₂/Si (SOI) 구조위의 FD n-MOSFET 에 비해 30-80% 항상되었다. 상부 strained Si 층과 하부 SiGe 층의 두께의 합을 12.8nm 로 고정한 shrined Si/SGOI 구조 FD n-MOSFET에서 상부층 strained Si층의 두께가 감소하면 하부층 SiGe 층 두께 증가로 인한 Ge mole fraction이 증가함에 의해 inter-valley scattering 이 감소함에도 불구하고 n-channel 층의 전자이동도가 감소하였다. 이는 strained Si층의 두께가 감소할수록 2-fold valley에 있는 전자가 n-channel 층에 더욱더 confinement 되어 intra-valley phonon scattering 이 증가하여 전자 이동도가 감소함이 이론적으로 확인되었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.7-12
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• 2004

탄화규소 전력반도체 소자는 실리콘 전력반도체 소자에 비해 우수한 물질특성을 갖고 있어 성능 측면에서 뿐 만 아니라 전력변환장비의 크기를 획기적으로 줄일 수 있는 새로운 반도체 소자이다. 특히 unipolar 계열의 소자에서 괄목할 만한 특성을 보이고 있다. 현재 쇼트키 장벽 다이오드의 경우 5kV급, UMOSFET의 경우 3kV급의 소자까지 보고되고 있으며 반도체 물질 중에서 가장 활발히 연구가 진행되고 있는 분야 중의 하나이다. 단결정성장 분야에서도 3인치 급이 상용화 되었으며 4인치 크기의 웨이퍼의 상용화가 조만간 실현될 것으로 기대되고 있다. 이러한 기술적 발전을 토대로 600V, 1200V급 쇼트키 다이오드가 PFC boost 용으로 시판되고 있으나 아직은 다른 반도체 소자에 비해 미미한 실정이다. 현재에는 $250^{\circ}C$까지의 온도영역에서 실리콘 SOI(Silicon on Insulator) 소자가 주로 사용되고 있다. 그러나 $300^{\circ}C$를 넘는 온도 영역에서는 실리콘으로는 한계가 있고, 특히 SOI는 전력소자에 적용하기는 한계가 있어 주로 저전력 고온소자가 필요한 부분에 적용이 되고 있다. 따라서 전력용에 적합한 고온소자로 탄화규소 소자의 연구가 활발히 진행되고 있다. 현재의 추세로 보아 $200-300^{\circ}C$ 영역의 응용분야에서는 SOI와 탄화규소가 함께 적용될 것으로 예상되며, $300^{\circ}C$를 넘는 온도영역에서는 탄화규소 소자의 우월적 지위가 예상된다. 이러한 이유로 탄화규소 반도체소자의 응용 분야는 크게 확대될 것으로 예상되며 국가적 차원의 지원 및 육성이 요구되는 분야 중의 하나이다.t로 사용한 소자보다 발광 소광 현상이 적게 일어난 것에 기인하였다고 생각된다. 두 소자 모두 $40mA/cm^2$ 에서 이상적인 화이트 발란스와 같은(0.33,0.33)의 색좌표를 보였다.epsilon}_0=1345$의 빼어난 압전 및 유전특성과 $330^{\circ}C$의 높은 $T_c$를 보였고 그 조성의 vibration velocity는 약4.5 m/s로 나타났다.한 관심이 높아지고 있다. 그러나 고 자장 영상에서의 rf field 에 의한 SAR 증가는 중요한 제한 요소로 부각되고 있다. 나선주사영상은 SAR 문제가 근원적으로 발생하지 않고, EPI에 비하여 하드웨어 요구 조건이 낮아 고 자장에서의 고속영상방법으로 적합하다. 본 논문에서는 고차 shimming 을 통하여 불균일도를 개선하고, single shot 과 interleaving 을 적용한 multi-shot 나선주사영상 기법으로 $100{\times}100$에서 $256{\times}256$의 고해상도 영상을 얻어 고 자장에서 초고속영상기법으로 다양한 적용 가능성을 보였다. 연구에서 연구된 $[^{18}F]F_2$가스는 친핵성 치환반응으로 방사성동위원소를 도입하기 어려운 다양한 방사성의 약품개발에 유용하게 이용될 수 있을 것이다.었으나 움직임 보정 후 영상을 이용하여 비교한 경우, 결합능 변화가 선조체 영역에서 국한되어 나타나며 그 유의성이 움직임 보정 전에 비하여 낮음을 알 수 있었다. 결론: 뇌활성화 과제 수행시에 동반되는 피험자의 머리 움직임에 의하여 도파민 유리가 과대평가되었으며 이는 이 연구에서 제안한 영상정합을 이용한 움직임 보정기

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권1호
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• pp.8-22
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• 2014

In the past few decades, CMOS logic technologies and devices have been successfully developed with the steady miniaturization of the feature size. At the sub-30-nm CMOS technology nodes, one of the main hurdles for continuously and successfully scaling down CMOS devices is the parametric failure caused by random variations such as line edge roughness (LER), random dopant fluctuation (RDF), and work-function variation (WFV). The characteristics of each random variation source and its effect on advanced device structures such as multigate and ultra-thin-body devices (vs. conventional planar bulk MOSFET) are discussed in detail. Further, suggested are suppression methods for the LER-, RDF-, and WFV-induced threshold voltage (VTH) variations in advanced CMOS logic technologies including the double-patterning and double-etching (2P2E) technique and in advanced device structures including the fully depleted silicon-on-insulator (FD-SOI) MOSFET and FinFET/tri-gate MOSFET at the sub-30-nm nodes. The segmented-channel MOSFET (SegFET) and junctionless transistor (JLT) that can suppress the random variations and the SegFET-/JLT-based static random access memory (SRAM) cell that enhance the read and write margins at a time, though generally with a trade-off between the read and the write margins, are introduced.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2005년도 춘계학술대회 논문집
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• pp.1198-1201
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• 2005

A new foxtail actuator driven by V-shape beam deflection using electrostatic force has been designed, fabricated and characterized for nano-resolution manipulators. The proposed foxtail mechanism was implemented using a pair of electrostatic actuators and a pair of holding actuators, which was analyzed based on the electromechanically coupled motion of voltage - displacement relation. The proposed actuator was fabricated onto Silicon-on-Insulator (SOI) wafer and its stepping characteristics were measured by micro optical interferometer consisting of integrated micromirror and optical fiber. The fabricated foxtail microactuator was successfully operated from 1nm to 76nm, and the magnitude of step displacement was controllable up from 26nm/cycles to 53nm/cycle by changing the voltage.

• Journal of Advanced Marine Engineering and Technology
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• 제25권3호
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• pp.631-635
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• 2001

The major problems associated with the manufacturing processes of the microaccelerometer based on the tunneling current concept is the residual stress. This paper deals with finite element analysis of residual stress causing pop up phenomenon which are induced in micromachining processes for a microaccelerometers sensor using silicon on insulator(SOI) wafer. After heating the tunnel gap up to $100^{\circ}C$and get it through cooling process and the additional beam up to $80^{\circ}C$get it through the cooling process. We learn the residual stress of each shape and compare the results with each other, after heating the tunnel gap up to $400^{\circ}Cduring$ the Pt deposition process. The equivalent stresses produced during the heating process of focused ion beam(FIB) cut was also to be about $0.02~0.25Pa/^{\circ}C$and cooling process the gradient of residual stresses of about $8.4\{times}10^2Pa/{\mu}m$ still at cantilever beam and connected part of paddle. We want to seek after the real cause of this pop up phenomenon and diminish this by change manufacturing processes of microaccelerometer sensors.