• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.10 no.6
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• pp.243-249
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• 2010

In this thesis, in order to a equivalent circuit-analytical study for a symmetric double gate type MOSFET, we slove analytically the 2D Poisson's equation in a a silicon body. To solve the threshold voltage in a symmetric double gate type MOSFET from the derived expression for the surface potential which the two-dimensional potential distribution of a symmetric double gate type MOSFET is assumed approximately. This thesis can use short and long channel in a silicon body we introduce a new the threshold voltage model in a symmetric double gate type MOSFET and measure it the distance about the range of channel length up to 0.1 [${\mu}m$].

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.201-201
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• 2010

DRAM (dynamic random access memory)은 하나의 트랜지스터와 하나의 캐패시터의 구조 (1T/1C)를 가지는 구조로써 빠른 동작 속도와 고집적에 용이하다. 하지만 고집적화를 위해서는 최소한의 캐패시터 용량 (30 fF/cell)을 충족시켜 주어야 한다. 이에 따라 캐패시터는 stack 혹은 deep trench 구조로 제작되어야 한다. 위와 같은 구조로 소자를 구현할 시 제작공정이 복잡해지고 캐패시터의 집적화에도 한계가 있다. 이러한 문제점을 보완하기 위해 1T-DRAM이 제안되었다. 1T-DRAM은 하나의 트랜지스터로 이루어져 있으며 SOI (silicon-on-insulator) 기판에서 나타나는 floating body effect를 이용하여 추가적인 캐패시터를 필요로 하지 않는다. 하지만 SOI 기판을 이용한 1T-DRAM은 비용측면에서 대량생산화를 시키기는데 어려움이 있으며, 3차원 적층구조로의 적용이 어렵다. 하지만 다결정 실리콘을 이용한 기판은 공정의 대면적화가 가능하고 비용적 측면에서 유리한 장점을 가지고 있으며, 적층구조로의 적용 또한 용이하다. 본 연구에서는 ELA (eximer laser annealing) 방법을 이용하여 비정질 실리콘을 결정화시킨 기판에서 1T-DRAM을 제작하였다. 하지만 다결정 실리콘은 단결정 실리콘에 비해 저항이 크기 때문에, 메모리 소자로서 동작하기 위해서는 높은 바이어스 조건이 필요하다. 게이트 산화막이 얇은 경우, 게이트 산화막의 열화로 인하여 소자의 오작동이 일어나게 되고 게이트 산화막이 두꺼울 경우에는 전력소모가 커지게 된다. 그러므로 메모리 소자로서 동작 할 수 있는 최적화된 게이트 산화막 두께가 필요하다. 제작된 소자는 KrF-248 nm 레이저로 결정화된 ELA 기판위에 게이트 산화막을 10 nm, 20 nm, 30 nm 로 나누어서 증착하여, 전기적 특성 및 메모리 특성을 평가하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.109-109
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• 2011

1T-1C로 구성되는 기존의 DRAM(Dynamic Random Access Memory)은 데이터를 저장하기 위한 적절한 capacitance를 확보해야 한다. 따라서 캐패시터 면적으로 인한 집적도에 한계에 직면해있다. 따라서 이를 대체하기 위한 새로운 DRAM인 1T (Transistor) DRAM이 각광받고 있다. 기존의 DRAM과 달리 SOI (Silicon On Insulator)기술을 이용한 1T-DRAM은 데이터 저장을 위한 캐패시터가 필요없다. Impact Ionization 또는 GIDL을 이용해 발생한 정공을 채널영역에 가둠으로 서 발생하는 포텐셜 변화를 이용한다. 이로서 드레인 전류가 변화하며, 이를 이용해 '0'과 '1'을 구분한다. 기존의 1T-DRAM은 단결정 실리콘을 이용하여 개발되었으나 좀더 광범위한 디바이스로의 적용을 위해서는 다결정 실리콘 박막의 형태로 제작이 필수적이다. 단결정 실리콘을 이용할 경우 3차원 집적이나 기판재료선택에 제한적이지만 다결정 실리콘을 이용할 경우, 기판결정이 자유로우며 실리콘 박막이나 매몰 산화층의 형성 및 두께 조절이 용이하다. 때문에 3차원 적층에 유리하여 다결정 실리콘 박막 형태의 1T-DRAM 제작이 요구되고 있다. 따라서 이번연구에서는 엑시머 레이저 어닐링 및 고상결정화 방법을 이용하여 결정화 시킨 다결정 실리콘을 이용하여 1T-DRAM을 제작하였으며 메모리 특성을 확인하였다. 기판은 상부실리콘 100 nm, buried oxide 200 nm로 구성된 SOI구조의 기판을 사용하였다. 엑시머 레이저 어닐링의 경우 400 mJ/cm2의 에너지를 가지는 KrF 248 nm 엑시머 레이저 이용하여 결정화시켰으며, 고상결정화 방법은 $400^{\circ}C$ 질소 분위기에서 24시간 열처리하여 결정화 시켰다. 두가지 결정화 방법을 사용하여 제작되어진 박막트랜지스터 1T-DRAM 모두 kink 현상을 확인할 수 있었으며 메모리 특성 역시 확인할 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• v.8 no.2
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• pp.170-177
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• 2008

In the present work a methodology to minimize short channel effects (SCEs) by modulating the effective channel length is proposed to design 25 nm single and double gate-source/drain underlap MOSFETs. The analysis is based on the evaluation of the ratio of effective channel length to natural/ characteristic length. Our results show that for this ratio to be greater than 2, steeper source/drain doping gradients along with wider source/drain roll-off widths will be required for both devices. In order to enhance short channel immunity, the ratio of source/drain roll-off width to lateral straggle should be greater than 2 for a wide range of source/drain doping gradients.

• JSTS:Journal of Semiconductor Technology and Science
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• v.4 no.1
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• pp.18-26
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• 2004

Back-gated silicon-on-insulator MOSFET -a threshold-voltage adjustable device-employs a constant back-gate potential to terminate source-drain electric fields and to provide carrier confinement in the channel. This suppresses shortchannel effects of nano-scale and of high drain biases, while allowing a means to threshold voltage control. We report here a theoretical analysis of this geometry to identify its natural length scales, and correlate the theoretical results with experimental device measurements. We also analyze experimental electrical characteristics for misaligned back-gate geometries to evaluate the influence on transport behavior from the device electrostatics due to the structure and position of the back-gate. The backgate structure also operates as a floating-gate nonvolatile memory (NVRAM) when the back-gate is floating. We summarize experimental and theoretical results that show the nano-scale scaling advantages of this structure over the traditional front floating-gate NVRAM.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2010.06a
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• pp.349-349
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• 2010

Great performance of many semiconductor devices requirs the use of low-resistance ohmic contact. Typically, transmission line method (TLM) patterns are used to measure the specific contact resistance between silicon and metal. In this works, we investigate contact resistance for metal dependent (Cr/Ag, Ni) using TLM pattern based on silicon-on-insulator (SOI) wafer. The electrode with Ni linearly increases contact resistance as the pattern distance increase from $15{\mu}m$ to $75{\mu}m$ in accumulation part, but non-linearly increase in inversion part. In additional, the electrode with Cr/Ag linearly increases contact resistance as the pattern distance increase from $15{\mu}m$ to $75{\mu}m$ in inversion part, but non-linearly increase in accumulation part.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2006.10a
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• pp.198-201
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• 2006

In this paper, we fabricated drag force type and pressure difference type gas flow sensor with dry etching technology which used Deep RIE(reactive ion etching) and etching stop technology which used SOI(silicon-on-insulator). we fabricated four kinds of sensor, which are cantilever, paddle type, diaphragm, and diaphragm with orifice type. Both cantilever and paddle type flow sensors have similar sensitivity as 0.03mV/V kPa. Sensitivity of the fabricated diaphragm and diaphragm with orifice type sensor were relatively high as about 3.5mV/V kPa, 1.5mV/V kPa respectively.

• Journal of Power System Engineering
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• v.5 no.1
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• pp.73-79
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• 2001

정전기력을 이용하는 마이크로가속도계 센서는 단결성 실리콘 SOI(Silicon On Insulator) 웨이퍼의 기판에 절전재료 적층과 등방성 및 이방성 부식공정으로 제작한다. 마이크로가속도 센서 개발에는 3차원 미소구조체의 제작공정에서 가열 및 냉각공정의 온도구배로 야기되는 포핑업과 같은 열변형 해석이 최적 형상설계에 중요한 요건이다. 본 연구에서는 양자역학적 현상인 턴널링전류 원리로 승용차 에어백의 검침부 역할을 하는 마이크로가속도 센서의 제조공정에서 소착현상을 방지하는 부가 비임과 턴널갭의 FIB 절단가공과 백금 적층공정의 열적 거동을 해석한다. 마이크로머시닝 공정에서 온도의존성을 고려하여 연성해석하고 유한요소법의 상용코드인 MARC K6.1로 분석한 결과를 단결정 실리콘 웨이퍼로 가공하는 마이크로가속도 센서의 최적공정 및 형상설계를 위한 기초자료로 활용될 수 있을 것으로 기대된다.

• 정보저장시스템학회:학술대회논문집
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• 2005.10a
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• pp.56-58
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• 2005

To illustrate an application of the field effect transistor (FET) structure, this study suggests a new cantilever, using atomic force microscopy (AFM), for sensing surface potentials in nanoscale. A combination of the micro-electromechanical system technique for surface and bulk and the complementary metal oxide semiconductor process has been employed to fabricate the cantilever with a silicon-on-insulator (SOI) wafer. After the implantation of a high-ion dose, thermal annealing was used to control the channel length between the source and the drain. The basic principle of this cantilever is similar to the FET without a gate electrode.

• Proceedings of the KIPE Conference
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• 2018.11a
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• pp.157-158
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• 2018

본 논문은 3상 AC 모터와 영구동기자석 모터제어를 위한 새로운 1200V, 5A/10A 지능형 전력반도체 모듈(Intelligent Power Module, IPM) 제품을 소개한다. 이 전력 모듈은 DIP(Dual in line)패키지의 DBC(Direct Bond Copper)로 구성되어 있으며 Silicon on Insulator, SOI type의 6 채널 게이트 드라이브와 6개의 IGBT, Diode로 구성되어 있다. 본 논문에서는 1200V, 5A/10A 의 새로운 전력반도체의 전기적 특성 및 드라이빙 퍼포먼스를 소개한다.