• 대한전자공학회논문지SD
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• 제40권1호
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• pp.1-10
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• 2003

본 연구에서는 Metal-Ferroelecric-Semiconductor FET (MFSFET) 소자의 특성을 시뮬레이션 하였다. 시뮬레이션에서는 field-dependent polarization 모델과 square-law FET 모델이 도입되었다. MFSFET 시뮬레이전에서 C-V/sub G/ 곡선은 축적과 공핍 및 반전 영역을 확실하게 나타내었다. 게이트 전압에 따른 캐패시턴스, subthreshold 전류 그리고, 드레인 전류특성에서 강유전체 항전압이 0.5, 1V 일 때, 각각 1, 2V 의 memory window 를 나타내었다. 드레인 전류-드레인 전압 곡선은 증가영역과 포화영역으로 구성되었다. 드레인 전류-드레인 전압 곡선에서 두 부분의 문턱전압에 의해 나타난 포화드레인 전류차이는 게이트 전압이 0, 0.1, 0.2 그리고, 0.3V 일 때, 각각 1.5, 2.7, 4.0 그리고 5.7㎃ 이었다. 시간경과 후의 드레인 전류를 분석하였는데, PLZT(10/30/70) 박막은 10년 후에 약 18%의 포화 전류가 감소하여 우수한 신뢰성을 보였다. 본 모델은 MFSFET 소자의 동작을 예측하는데 중요한 역할을 할 것으로 판단된다.

• 한국정보통신학회논문지
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• 제11권3호
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• pp.570-576
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• 2007

본 연구에서는 field-dependent polarization 모델과 square-law FET 모델을 이용하여 Metal- ferroelectic-semiconductor FET (MFSFET) 소자의 특성을 연구하였다. 게이트 전압에 따른 드레인 전류특성에서 강유전체 박막의 항전압이 0.5 와 1 V 일 때, 각각 1와 2 V의 메모리 창 (memory window) 을 나타내었다. 드레인 전류-드레인 전압곡선에서 두 부분의 문턱전압에 의해 나타난 포화 드레인 전류차이는 게이트 전압이 0, 0.1, 0.2, 0.3 V 일 때, 각각 1.5, 2.7, 4.0, 5.7 mA로 명확한 차이를 나타내었다. PLZT(10/30/70), PLT(10), PZT(30/70) 박막의 이력곡선 시뮬레이션과 리텐션 특성의 fitting 결과를 바탕으로 시간경과 후의 드레인 전류를 분석한 결과, PLZT(10/30/70) 박막이 10년 후에도 약 18%의 포화 전류가 감소하는 가장 우수한 신뢰성을 나타내었다.

• 전기전자학회논문지
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• 제25권2호
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• pp.350-355
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• 2021

IGBT는 MOSFET과 BJT의 구조를 동시에 포함하고 있는 전력반도체 소자이며, MOSFET의 빠른 스위칭 속도와 BJT의 고 내압, 높은 전류내량 특성을 갖고 있다. GBT는 높은 항복전압, 낮은 V_CE-SAT, 빠른 스위칭 속도, 고 신뢰성의 이상적인 파워 반도체 소자의 요구사항을 목표로 하는 소자이다. 본 논문에서는 1,200V 급 Trench Gate Field Stop IGBT의 상단 공정 파라미터인 Gate oxide thickness, Trench Gate Width, P+ Emitter width를 변화시키면서 변화하는 Eoff, V_CE-SAT을 분석하였고, 이에 따른 최적의 상단 공정 파라미터를 제시하였다. Synopsys T-CAD Simulator를 통해 항복전압 1,470V와 V_CE-SAT 2.17V, Eon 0.361mJ, Eoff 1.152mJ의 전기적 특성을 갖는 IGBT 소자를 구현하였다.

• 마이크로전자및패키징학회지
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• 제23권4호
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• pp.19-24
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• 2016

Along the few nano sizing dimensions of integrated circuit (IC) devices, acceptable interlayer material for design is inevitable. The interlayer which include dielectric, interconnect, barrier etc. needs to achieve not only electrical properties, but also mechanical properties for endure post manufacture process and prolonging life time. For developing intermetallic dielectric (IMD) the mechanical issues with post manufacturing processes were need to be solved. For analyzing specific structural problem and material properties Raman spectroscopy was performed for various researches in Si semiconductor based materials. As improve of the laser and charge-coupled device (CCD) technology the total effectiveness and reliability was enhanced. For thin film as IMD developed material could be analyzed by Raman spectroscopy, and diverse researches of developing method to analyze thin layer were comprehended. Also In-situ analysis of Raman spectroscopy is introduced for material forming research.

• 한국전기전자재료학회논문지
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• 제33권2호
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• pp.109-113
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• 2020

A power device is a component used as a switch or rectifier in power electronics to control high voltages. Consequently, power devices are used to improve the efficiency of electric-vehicle (EV) chargers, new energy generators, welders, and switched-mode power supplies (SMPS). Power device designs, which require high voltage, high efficiency, and high reliability, are typically based on MOSFET (metal-oxide-semiconductor field-effect transistor) and IGBT (insulated-gate bipolar transistor) structures. As a unipolar device, a MOSFET has the advantage of relatively fast switching and low tail current at turn-off compared to IGBT-based devices, which are built on bipolar structures. A superjunction structure adds a p-base region to allow a higher yield voltage due to lower R_DS (on) and field dispersion than previous p-base components, significantly reducing the total gate charge. To verify the basic characteristics of the superjunction, we worked with a planar type MOSFET and Synopsys' process simulation T-CAD tool. A basic structure of the superjunction MOSFET was produced and its changing electrical characteristics, tested under a number of environmental variables, were analyzed.

• 한국전기전자재료학회논문지
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• 제30권4호
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• pp.214-217
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• 2017

An IGBT (insulated gate bipolar transistor) device has an excellent current-conducting capability. It has been widely employed as a switching device to use in power supplies, converters, solar inverters, and household appliances or the like, designed to handle high power. The aim with IGBT is to meet the requirements for use in ideal power semiconductor devices with a high breakdown voltage, an on-state voltage drop, a high switching speed, and high reliability for power-device applications. In general, the concentration of the drift region decreases when the breakdown voltage increases, but the on-resistance and other characteristics should be reduced to improve the breakdown voltage and on-state voltage drop characteristics by optimizing the design and structure changes. In this paper, using the T-CAD, we designed the NPT-IGBT (non punch-through IGBT) and FS-IGBT (field stop IGBT) and analyzed the electrical characteristics of those devices. Our analysis of the electrical characteristics showed that the FS-IGBT was superior to the NPT-IGBT in terms of the on-state voltage drop.

• 한국융합학회논문지
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• 제11권10호
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• pp.1-7
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• 2020

뉴로모픽 소자 초기 단계인 저항 변화형 메모리 소자의 제작 공정으로, 진공 공정의 연속성을 유지하였고, 고집적, 고신뢰성을 보장하는 뉴로모픽 컴퓨팅을 위한 저항 변화 메모리 소자 제작 및 공정 기술에 적합한 플라즈마 모듈을 적용하였다. 플라즈마 모듈을 적용한 저항메모리(ReRAM) 소자의 제작과 연구는 ReRAM 소자 기반의 TiO₂/TiOx 산화물박막의 제작방법과 소재의 변화를 통한 다양한 실험을 통하여 완성되었다. XRD를 이용하여 rutile결정을 측정하였고, 반도체 파라미터 측정기로 저항 메모리의 HRS : LRS 비율이 2.99 × 10³ 이상이고, 구동 전압 측정이 0.3 V이하에서 구동이 가능한 저항 변화형 메모리 소자의 제작을 확인 하였다. 산소 플라즈마 모듈을 적용한 뉴로모픽 저항메모리 제작과 TiOx 박막을 증착하여 성능을 확인하였다.

• 마이크로전자및패키징학회지
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• 제30권1호
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• pp.17-29
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• 2023

본 논문에서는 전자제품의 소형화와 고성능화에 따라 패키징 기술에서 핵심적인 역할을 하는 솔더 조인트의 신뢰성 평가 방법을 소개한다. 우선, 다양한 합금 조성과 제품 형태에 따른 솔더의 특성을 설명하고, 여러 패키지에서의 솔더 조인트 구조에 대한 개요를 제시한다. 그 다음 솔더 합금의 조성과 미시구조가 솔더의 열적 및 기계적 특성에 미치는 영향을 분석하며, 솔더 크리프 거동에 대해 간략히 소개한다. 이어서, 신뢰성 평가를 위한 크리프 모델과 피로 모델 등을 고려한 분석 기법들을 소개하고, 솔더 조인트의 신뢰성을 향상시킬 수 있는 방안에 대해 논의한다. 본 연구는 반도체 패키징 기술 분야에서 솔더 조인트의 신뢰성 평가와 개선에 유익한 정보를 제공할 것으로 기대된다.

• 전기전자학회논문지
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• 제20권2호
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• pp.163-166
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• 2016

It is important to operate the driving circuit under the optimal condition through precisely sensing the power consumption causing the temperature made mainly by the MOSFET (metal-oxide semiconductor field-effect transistor) when a BLDC (Brushless Direct Current) motor operates. In this letter, a Super-junction (SJ) power TMOSFET (trench metal-oxide semiconductor field-effect transistor) with an ultra-low specific on-resistance of $0.96m{\Omega}{\cdot}cm^2$ under the same break down voltage of 100 V is designed by using of the SILVACO TCAD 2D device simulator, Atlas, while the specific on-resistance of the traditional power MOSFET has tens of $m{\Omega}{\cdot}cm^2$, which makes the higher power consumption. The SPICE simulation for measuring the power distribution of 25 cells for a chip is carried out, in which a unit cell is a SJ Power TMOSFET with resistor arrays. In addition, the power consumption for each unit cell of SJ Power TMOSFET, considering the number, pattern and position of bonding, is computed and the power distribution for an ANSYS model is obtained, and the SJ Power TMOSFET is designed to make the power of the chip distributed uniformly to guarantee it's reliability.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.88-89
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• 2009

In this paper, we investigated about wet cleaning effect as deep trench formation methods for Power chip devices. Deep trench structure was classified by two methods, PSU (Poly Stick Up) and Non-PSU structure. In this paper, we could remove residue defect during wet. cleaning after deep trench etch process for non-PSU structure device as to change wet cleaning process condition. V-SEM result showed void image at the trench bottom site due to residue defect and residue component was oxide by EDS analysis. In order to find the reason of happening residue defect, we experimented about various process conditions. So, defect source was that oxide film was re-deposited at trench bottom by changed to hydrophobic property at substrate during hard mask removal process. Therefore, in order to removal residue defect, we added in-situ SCI during hard mask removal process, and defect was removed perfectly. And WLR (Wafer Level Reliability) test result was no difference between normal and optimized process condition.