• Journal of information and communication convergence engineering
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• 제18권1호
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• pp.1-7
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• 2020

This paper proposes a fast-processing and low-cost hardware multiple input multiple output (MIMO) channel emulator. The channel emulator is an important component of hardware-based simulation systems. The novelty of this work is the use of sharing and pipelining functions to reduce hardware resource utilization while maintaining a high sample rate. In our proposed emulator, the samples are created sequentially and interpolated to ensure the sample rate is equal to the base band rate. The proposed 4 × 4 MIMO requires low-cost hardware resource so that it can be implemented on a single field-programmable gate array (FPGA) chip. An implementation on Xilinx Virtex-7 VX980T was found to occupy 10.47% of the available configurable slice registers and 12.58% of the FPGA's slice lookup tables. The maximum frequency of the proposed emulator is 758.064 MHz, so up to 560 different paths can be processed simultaneously to generate 560 × 758 million × 2 × 32 bit complex-valued fading samples per second.

• 한국항공우주학회지
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• 제32권7호
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• pp.83-90
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• 2004

본 논문은 중, 대형 비행체에 분산 탑재되어 있는 많은 센서를 효과적으로 실시간 데이터를 수집할 수 있는 시스템의 구성도를 소개하고 각종 서브 장치의 회로, 장치들간의 통신 프로토콜에 대한 설계 내용 그리고 최종적으로 실험을 통해 성능 검증한 내용을 언급한다. 각 장치들은 FPGA 소자를 기본으로 하여 모든 제어 로직, 시퀀스 로직 등의 디지털 회로를 설계 및 시뮬레이션을 수행하였으며 그 결과를 바탕으로 실제 하드웨어를 제작하여 원거리 아날로그 및 디지털 데이터의 획득, 수집 및 포맷의 일련의 과정들이 정상 적으로 이루어지는지를 확인하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2005년도 학술대회
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• pp.101-104
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• 2005

본 논문에서는 국내에서 채택한 ATSC-DTV (Advanced Television System Committee-Digital Television)의 단일주파 수망 (SFN; Single Frequency Network) 구성을 위한 TxID (Transmitter Identification)용 ZCD (Zero Correlation Duration)확산코드 기반의 부분상관 정합필터를 새롭게 제안하였다. 본 논문에서 제안한 정합필터의 구현 알고리즘은 TxID에 있어서 기존의 정합필터 구조를 적용할 경우에 발생되는 소비전력 문제나 하드웨어 구현의 어려움을 획기적으로 해결할 수 있다는 잇점을 갖는다. 따라서 본 논문에서는 이러한 다양한 잇점을 갖는 새롭게 제안한 ZCD용 부분상관 정합필터를 FPGA (Field Programmable Gate Array)를 이용한 디지털 하드웨어로 구현하고 그 성능을 분석함으로써 유용성을 확인하였다.

• 제어로봇시스템학회논문지
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• 제20권6호
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• pp.689-694
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• 2014

An SPLC (Safety Programmable Logic Controller) must be designed to meet the highest safety standards, IEEE 1E, and should guarantee a level of fault-tolerance and high-reliability that ensures complete error-free operation. In order to satisfy these criteria, I/O modules, communication modules, processor modules and bus modules of the SPLC have been configured in triple or dual modular redundancy. The redundant modules receive the same data to determine the final data by the voting logic. Currently, the processor of each rx module performs the voting by deciding on the final data. It is the intent of this paper to prove the improvement on the current system, and develop a voting system for multiple data on a system bus level. The new system bus protocol is implemented based on a TCN-MVB that is a deterministic network consisting of a master-slave structure. The test result shows that the suggested system is better than the present system in view of its high utilization and improved performance of data exchange and voting.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권4호
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• pp.329-335
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• 2011

In this paper, a dual-band integer-N frequency divider is proposed for 2.4/5.2 GHz multi-standard wireless local area networks. It consists of a multi-modulus imbalance phase switching prescaler and two all-stage programmable counters. It is able to provide dual-band operation with high resolution while maintaining a low power consumption. This frequency divider is integrated with a 5 GHz VCO for multi-standard applications. Measurement results show that the VCO with frequency divider can work at 5.2 GHz with a total power consumption of 22 mW.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.1048-1050
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• 2013

모바일 기기와 스마트폰은 급속하게 중앙의 컴퓨터와 통신 네트워크 기기로 변화하고 있다. 최근에는 스마트폰은 프로그램이 가능하며 가속도, 전자나침판, 자이로스코프, GPS, 마이크, 카메라와 같은 저가의 고성능 내장형 센서들과 함께 출시되고 있다. 본 논문에서는 무선 가스 센싱 서비스 구조를 분석하고 스마트폰과 웹 서버를 이용한 가스 센서 모니터링 서비스를 개발한다.

• ETRI Journal
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• 제33권6호
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• pp.897-903
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• 2011

A hybrid ${\Delta}{\Sigma}$ modulator for audio applications is presented in this paper. The pulse generator for digital-to-analog converter alleviates the requirement of the external clock jitter and calibrates the coefficient variation due to a process shift and temperature changes. The input resistor network in the first integrator offers a gain control function in a dB-linear fashion. Also, careful chopper stabilization implementation using return-to-zero scheme in the first continuous-time integrator minimizes both the influence of flicker noise and inflow noise due to chopping. The chip is implemented in a 0.13 ${\mu}m$ CMOS technology (I/O devices) and occupies an active area of 0.37 $mm^2$. The ${\Delta}{\Sigma}$ modulator achieves a dynamic range (A-weighted) of 97.8 dB and a peak signal-to-noise-plus-distortion ratio of 90.0 dB over an audio bandwidth of 20 kHz with a 4.4 mW power consumption from 3.3 V. Also, the gain of the modulator is controlled from -9.5 dB to 8.5 dB, and the performance of the modulator is maintained up to 5 nsRMS external clock jitter.

• 한국항공우주학회지
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• 제34권2호
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• pp.101-105
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• 2006

과학기술위성 2호의 탑재 컴퓨터(OBC)의 EM 모델을 개발하고 기능 및 성능평가를 완료하였다. 과학기술위성 2호의 탑재 컴퓨터는 고성능 CPU를 탑재하여 처리 성능을 향상 시켰으며 중앙 집중식 통신구조를 가지도록 설계하여 위성 시스템 내부의 다른 서브 유닛들과 직접 통신하여 위성의 각종 서브장치들을 조정하도록 하였다. 탑재 컴퓨터에 사용되는 통신모듈, 시스템 감시회로, SEU(Single Event Upset)를 극복하기 위한 로직회로 등 각종 제어 회로들을 FPGA 내에 구현함으로써 소형화, 경량화 및 저 전력화를 추구하고 기술 집약화 하도록 하였다.

• 전기학회논문지
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• 제66권1호
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• pp.100-106
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• 2017

In this paper, we propose a parallel optimization method of Aho-Corasick (AC) algorithm and Parallel Failureless Aho-Corasick (PFAC) algorithm using Open Computing Language (OpenCL) on Field Programmable Gate Array (FPGA). The low throughput of string matching engine causes the performance degradation of network process. Recently, many researchers have studied the string matching engine using parallel computing. FPGA's vendors offer a parallel computing platform using OpenCL. In this paper, we apply the AC and PFAC algorithm on DE1-SoC board with Cyclone V FPGA, where the optimization that considers FPGA architecture is performed. Experiments are performed considering global id, local id, local memory, and loop unrolling optimizations using PFAC algorithm. The performance improvement using loop unrolling is 129 times greater than AC algorithm that not adopt loop unrolling. The performance improvements using loop unrolling are 1.1, 0.2, and 1.5 times greater than those using global id, local id, and local memory optimizations mentioned above.

• 한국정보처리학회논문지
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• 제4권11호
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• pp.2923-2930
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• 1997

본 논문에서는 최근에 관심을 모으고 있는Table Look- Up형의 FPGA를 위한 다출력 함수로직 합성 알고리즘에 대해 기술한다. 본 고에서 제안하는 TLU형 FPGA를 위한 다출력 함수 로직 합성 방법은 기능적 분해 방법을 사용하였으며, 이 방법을 이용한 2가지의 새로운 알고리즘을 설명한다. 첫번째는 한 출력에 적용한 Rofh-Karp 알고리즘을 다출력에 웅용할 수 있도록 확장하였으며, 두 번째는 분해과정에서 공통 분해 함수를 찾는 효과적 인 알고리즘을 제안한다. 기술 매핑의 최적화 대상은 CLB 개수를 고려했으며, 벤치마크 테스트를 통한 일반적인 회로에 적용성 검증, 기존 알고리즘과의 성능 비교 및 개선에 대해 연구하였다. 논리 설계 합성기 구성 과정에서 새로운 알고리즘을 구현하여 실험한 결과를 기존의 다출력 함수 분해 방법과 비교하면 CLB 의 개수, 네트 수 등 성능과 수행 시간에서 매우 만족할 만한 결과를 얻었다．