• 동력기계공학회지
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• 제8권1호
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• pp.62-68
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• 2004

This paper describes a fault tolerant control in distributed PLC(Programmable Logic Controller) system to ensure reliability of controllers which have some faults simultaneously. First, the behavior of PLC is modeled as discrete expressions using Galois field. Then, we design the control laws for additional spare controllers to generate parity code with two dimensions. Finally, the algorithm for estimating normal output instead of abnormal output from the controllers with fault is suggested. Comparing to the traditional duplication method, the suggested method can reduce the number of spare controllers significantly to ensure control reliability. This method will be applied to an automatic system in order to increase reliability. Also, it can improve cost performance of the system.

• 한국정보통신학회논문지
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• 제23권7호
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• pp.822-828
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• 2019

증강현실은 실제 환경과 함께 가상 정보를 제공하며, 이러한 시스템을 위해 프로세서의 메모리 접근이 요구된다. 하지만 기술 발전에 따라 데이터의 양이 증가함으로써, 프로세서의 작업량 또한 증가하게 된다. 이를 해결하기 위해 임베디드 프로세서의 작업 부하를 감소시킬 수 있는 특정 모듈을 필요로 한다. 본 논문에서는 임베디드 프로세서 대신에 이미지를 출력하는 Direct Memory Acceass(DMA) 컨트롤러를 제안한다. 제안하는 DMA 컨트롤러를 Field Programmable Gate Array(FPGA)에 구현하고 Avalon Memory Mapped(Avalon-MM) 인터페이스를 기반으로 한 DMA 컨트롤러의 기능을 시연한다. 또한, DMA 컨트롤러를 Magnachip/Hynix 0.35um CMOS로 제작하고, 임베디드 시스템의 실현 가능성을 검증한다.

• 전력전자학회논문지
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• 제12권4호
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• pp.339-345
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• 2007

본 논문에서는 FPGA(Field Programmable Gate Array) 기반의 전류 제어기를 설계하고 구현하였다. 기존의 DSP(Digital Signal Processor) 기반의 전류 제어기는 알고리즘 연산으로 인해 일반적으로 한 샘플링의 디지털 시지연이 발생한다. 반면에, FPGA 기반의 전류제어기는 FPGA의 높은 연산 능력을 이용하여, 알고리즘 연산에 필요한 시지연을 감소시킬 수 있다. 이로 인해 시지연이 물리적으로 줄기 때문에, 어떠한 시지연 보상 알고리즘 없이 전류 제어기의 대역폭을 향상시킬 수 있다. 구현된 FPGA 기반 전류 제어기의 성능은 실험을 통해 검증되었다.

• 전자공학회지
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• 제13권2호
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• pp.31-43
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• 1986

• 한국농업기계학회:학술대회논문집
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• 한국농업기계학회 1998년도 동계 학술대회 논문집
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• pp.174-179
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• 1998

• 정보관리연구
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• 제16권3호
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• pp.13-23
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• 1983

• Nuclear Engineering and Technology
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• 제44권6호
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• pp.697-708
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• 2012

The majority of instrumentation and control (I&C) systems in today's nuclear power plants (NPPs) are based on analog technology. Thus, most existing I&C systems now face obsolescence problems. Existing NPPs have difficulty in repairing and replacing devices and boards during maintenance because manufacturers no longer produce the analog devices and boards used in the implemented I&C systems. Therefore, existing NPPs are replacing the obsolete analog I&C systems with advanced digital systems. New NPPs are also adopting digital I&C systems because the economic efficiencies and usability of the systems are higher than the analog I&C systems. Digital I&C systems are based on two technologies: a microprocessor based system in which software programs manage the required functions and a programmable logic device (PLD) based system in which programmable logic devices, such as field programmable gate arrays, manage the required functions. PLD based systems provide higher levels of performance compared with microprocessor based systems because PLD systems can process the data in parallel while microprocessor based systems process the data sequentially. In this research, a bistable trip logic in a reactor protection system (RPS) was developed using very high speed integrated circuits hardware description language (VHDL), which is a hardware description language used in electronic design to describe the behavior of the digital system. Functional verifications were also performed in order to verify that the bistable trip logic was designed correctly and satisfied the required specifications. For the functional verification, a random testing technique was adopted to generate test inputs for the bistable trip logic.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1989년도 한국자동제어학술회의논문집; Seoul, Korea; 27-28 Oct. 1989
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• pp.413-417
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• 1989

The idea of expert control is to incorporate a rule based expert system in a feedback control system. In this paper, the expert system concepts are instead used as an element of the feedback loop in a single controller. The algorithms are coded in as pure form as possible and the heuristic logic is implemented as rules. This paper reports on effort to produce an implementation of an expert controller on microcomputer based system, including an industrial programmable controller.

• 제어로봇시스템학회논문지
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• 제4권2호
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• pp.194-202
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• 1998

This paper describes a hardware implementation method of a Petri Net-based controller. A flexible and systematic implementation method, based on look-up tables, is suggested, which enables to build high speed Petri net-based controllers. The suggested method overcomes the inherent speed limit that arises from the microprocessors by using of matrix-based look-up tables. Based on the matrix framework, this paper suggests various specific data path structures as well as a basic data path structure, accompanied by evolution algorithms, for sub-class Petri nets. A new sub-class Petri net, named Biarced Petri Net, resolves memory explosion problem that usually comes with matrix-based look-up tables. The suggested matrix-based method based on the Biarced Petri net has as good efficiency and expendability as the list-based methods. This paper shows the usefulness of the suggested method, evaluating the size of the look-up tables and introducing an architecture of the signal processing unit of a programmable controller. The suggested implementation method is supported by an automatic design support program.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.655-658
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• 2016

고성능 디지털 회로 구현에 매우 많이 사용되는 Xilinx사의 7-Series FPGA(Field Programmable Gate Array)는 configuration memory가 SRAM 기반으로 제작되어 configuration memory에 소프트 에러(soft error)가 발생하는 경우 FPGA는 오동작하게 된다. Xilinx사에서 제공하는 SEM(Soft Error Mitigation) Controller를 이용하면 configuration memory에서 발생하는 소프트 에러의 영향을 줄일 수 있다. SEM Controller는 FPGA의 configuration memory 영역에 추가된 ECC(Error Correction Code)와 CRC(Cyclic Redundancy Code) 기능을 이용하여 configuration memory에 발생한 소프트 에러를 감지하여 필요시 partial reconfiguration 과정을 수행하여 FPGA의 기능을 소프트 에러 발생 이전으로 복구한다. 본 논문에서는 Xilinx사의 7-Series FPGA에서 SEM Controller를 이용하여 configuration memory의 소프트 에러를 검출하고 정정할 때 FPGA의 신뢰도를 가용성(availability) 관점에서 분석한다. 이를 위해 SEM Controller의 소프트 에러 정정 성능에 따른 가용성 함수를 유도하고 그 효과를 검토한다. 연구 결과는 소프트 에러가 발생하는 환경에서 동작하는 SRAM 기반 FPGA의 신뢰성 예측에 사용할 수 있을 것으로 기대된다.