• 한국통신학회논문지
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• 제27권8A호
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• pp.739-752
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• 2002

부분 응답 신호 기법은 데이터 전송 및 저장 채널에서 신호간 간섭을 효율적으로 제어함으로써 주파수 대역폭 감축의 목적을 달성할 수 있어 많이 채택하고 있는 기법이다. 본 논문에서는 부분 응답 채널 시스템에서의 채널 등화의 문제를 연구하였다. 부분 응답 모델의 대상으로 자기 기록 채널을 고려하였는데 적응 등화기 설계를 위한 기준 신호의 서로 다른 선택이 등화기 성능에 미치는 영향을 연구하였다. 먼저 각각의 등화기에 대해서 기존의 등화기 설계에서 사용하고 있는 등화기 출력 단에서의 평균제곱오차를 이론적으로 분석하였다. 한편 등화기 출력 단에서의 평균제곱오차는 등화기 자체 분석에 있어서는 유용하지만 서로 다른 등화기법의 비료에는 미흡하기 때문에 이를 보완하기 위한 성능 평가 요소로서 최종 데이터 검출 직전에서의 데이터 평균제곱오차를 이론적으로 유도하였다. 이 결과를 통해 부분 응답 시스템에서 서로 다른 신호 배치를 갖는 적응 등화 기법들의 성능 비교가 가능하다. 또한 이러한 성능 평가 기준에 적합한 등화기 설계 방법도 고려하였다. 마지막으로 컴퓨터 시뮬레이션 결과를 통해 이론적으로 분석된 연구 결과의 타당성을 입증하였다.

• 대한전자공학회논문지TC
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• 제40권11호
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• pp.51-62
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• 2003

본 논문에서는 역추적 비터비 디코더의 순서적 역방향 상태천이 제어에 의한 새로운 생존 메모리 제어와 복호기법을 제안한다. 비터비 알고리즘은 채널오류의 검출과 정정을 위한 부호기의 상태를 추정해서 복호하는 최우추정 복호기법이다. 이 알고리즘은 심볼간 간섭의 제거나 채널등화 등 디지털 통신의 광범위한 분야에 응용되고 있다. 반복연산의 과정을 내포하고 있는 비터비 디코더에서 처리속도의 향상과 함께 VLSI 칩 설계시 점유면적의 삭감을 통한 칩 사이즈의 축소 및 소비전력의 저감 등을 달성하기 위해서는 새로운 구조의 ACS 및 생존 메모리 제어에 관한 연구가 요구되고 있다. 이를 해결하기 위한 하나의 방안으로, 본 논문에서는 역추적 기법에 의한 복호과정에서 역방향 상태천이의 연속적인 제어에 의한 자동 복호 알고리즘을 제안한다. 제안방식은 기존의 방법에 비해 전체 메모리 사용량이 적을 뿐만 아니라 구조가 간단하다. 또한, 메모리 억세스 제어를 위한 주변 회로구성이 필요 없고, 메모리 억세스를 위한 대역폭을 줄일 수 있어 칩 설계시 area-efficiency가 높고 소비전력이 적어지는 특성이 있다 시스톨릭 어레이 구조 형태를 갖는 병렬처리 구성과, 채널잡음을 포함한 수신 데이터로부터의 복호와 구체적인 응용 시스템에 적용한 결과를 제시한다.

• 비파괴검사학회지
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• 제27권5호
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• pp.426-431
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• 2007

고에너지 초음파 여기 탄성파가 물체의 균열, 박리 등의 결함 부위를 통과할 때 서로 맞닿은 결함면은 균일하게 진동하지 않는다. 초음파 입사에 따른 결함 면 사이의 마찰(friction), 문지름 (rubbing) 또는 부딪침(clapping) 에 의해 진동 에너지가 결함 부위에서 국부적인 열로 변환된다. 이를 적외선 열 영상 카메라로 관측하면 구조물의 결함을 실시간으로 검출할 수 있다. 본 논문에서는 초음파 열 영상 검사를 이용한 인코넬 합금 박판의 브레이징 접합 결함 검출에 대해 기술한다. 2 kW 의 전력과 23 kHz 대역의 가진 주파수를 갖는 초음파 펄스를 280 ms 기간 동안 인코넬 합금의 브레이징 접합 박판에 입사시켰다. 브레이징 접합부의 결함위치 부근의 인코넬 합금 박판의 양면이 맞닿은 경계선에서 아주 밝은 국부적인 발열(핫 스팟)이 적외선 열 영상 카메라에 의해 관측되었으며 브레이징 접합 결함 위치에서도 미약한 열이 관측되었다. 배경 감산 평균 및 히스토그램 평활화 처리 등의 영상처리를 통해 브레이징 접합의 결함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 춘계종합학술대회
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• pp.465-469
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기 (pipelined adaptive decision- feedback equalizer; PADFE)를 0.25-$\mu\textrm{m}$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS (delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary (RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate (BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 1.96$\times$1.35-mm$^{2}$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 약 890-mW이다.

• 한국광학회지
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• 제15권4호
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• pp.385-390
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• 2004

본 논문에서는 파장 고정 광원 한 개와 2${\times}$2 광 MEMS 스위치, 그리고 광섬유 지연선로로 구성된 4-비트 선형 위상배열 안테나(Phased Array Antenna: PAA)용 광 실시간 지연선로 (True Time-Delay; TTD)의 구조를 설계하였고, 두 개의 안테나 소자로 구성된 10-GHz PAA 구동을 위해 단위 시간 지연 차이가 6 ps인 4-비트 TTD를 구현하였다. 실험 결과, 최대 시간지연 오차는 -0.4 ps로 측정되었으며, 이에 대한 최대 주사각 오차는 1.63$^{\circ}$로 나타나, 구현한 TTD의 성능이 이론치와 서로 일치하는 것을 확인하였다. 각 안테나 소자에 연결된 광 MEMS 스위치와 광섬유 지연선로의 삽입손실은 스위치 상태에 따라 최소 1.36 ㏈에서 최대 2.4 ㏈로 측정되었으며, 또한 정해진 주사각의 경우에는, 안테나 소자 간 삽입손실 차이가 최대 0.32 ㏈로 측정되었다. 안테나 소자 전단의 증폭기 이득 조정이나 가변 감쇄기를 사용하여 삽입손실을 균등화시키면, 기존의 파장 가변 광원을 이용하는 TTD 구조들 보다 안정적이며 경제적인 TTD 구조가 될 것으로 예상된다.

• 인터넷정보학회논문지
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• 제19권3호
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• pp.49-56
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• 2018

오차 신호에 대해 가우시안 커널이 가지는 과도신호 차단효과를 기반으로 설계된 오차분포와 델타함수 사이의 유클리드 거리(ED)가 충격성 잡음하에서 효과적인 성능준거로 사용되어왔다. ED의 최소화 과정에서 필요한 기울기는 두 가지 성분, 즉, 오차 쌍의 커널함수에 대한 성분$A_k$와 오차 샘플 자체의 커널함수에 대한 성분 $B_k$를 가진다. 이 논문에서는 성분 $A_k$가 오차 샘플들을 서로 결집시키는 역할과 관련되어 있으며, 성분 $B_k$는 오차샘플들의 결집위치가 영(0)이 되는 문제와 관련되어 있다고 분석되었다. 이 분석에 기반하여, 이 논문에서는 오차 샘플간 간격을 좁히는 역할을 강화하고자 $A_k$를 커널 통과된 오차쌍의 전력으로 정규화하고, 오차 샘플들을 0점에 당기는 역할을 강화하고자 $B_k$를 커널 통과된 오차샘플 자체의 전력으로 정규화하는 방안을 제안하였다. 충격성 잡음과 다중경로 페이딩 채널 환경하에서 시뮬레이션을 시행하여, 정상상태의 MSE 가지는 흔들림 정도와 최소 MSE 값을 비교 분석하였다. 그 결과, 제안된 방식이 가지는 효용성과 두 성분의 역할이 분석과 일치함이 규명되었다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.60-69
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기(pipelined adaptive decision-feedback equalizer; PADFE)를 0,25-${\mu}m$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS(delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary(RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate(BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 41.96\times1.35-mm^2$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 동작 가능할 것으로 예상되며, 평균 전력소모는 약 890-mW로 예측되었다. 제작된 칩의 테스트 결과로부터 기능이 정상적으로 동작함을 확인하였다.

• 한국강구조학회 논문집
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• 제17권4호통권77호
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• pp.499-509
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• 2005

강풍으로 유발되는 고층건축물의 풍진동은 주로 와류에 의한 풍직각방향의 진동에 의하여 발생한다. 이러한 진동은 단면형상이 일정한 유연하고, 경량이며, 경감쇠인 고층건축물인 경우 가장 심하게 발생한다. 본 논문은 와류에 기인한 풍직각방향의 진동을 저감시키기 위한 공역학적인 방법을 논한 것이다. 항력 및 횡력방향의 압력을 균등화하고 또한 양방향의 공간적인 간섭을 분산시키고, 풍직각 방향으로 작용하는 풍력의 크기를 효율적으로 감소시키기 위하여 건축물의 풍방향 및 풍직각방향에 중공부를 설치하였다. 실험모형은 모두 형상비가 8:1이 되도록 하였고, 중공부의 형상은 2종류, 크기는 2종류, 위치는 6종류로 변화시킨 총 24종류의 모형을 제작하여 풍력실험을 실시한 후 각 모형에 대한 풍방향 및 풍직각방향의 변위응답특성을 조사하였다. 최종적으로 중공부를 가진 모형의 효율성을 분석하기 위하여 중공부를 가진 모형에 대한 결과를 중공부가 없는 정사각형 각주의 변위응답 특성과 비교 분석하여 중공부의 형상 변화, 크기 변화, 위치 변화에 따른 풍진동의 저감효과의 정도를 정량적으로 규명하였다.