• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.375.2-375.2
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• 2016

그래핀(Graphene)은 원자 한 층 두께의 얇은 특성에 기인하여 우수한 투과도(~97.3%)를 나타내며, 높은 전자 이동도($200,000cm^2V^{-1}s^{-1}$)로 인하여 전기 전도도가 우수한 2차원 전자소재이다. 또한 유연하고 우수한 기계적 물성을 가지고 있어 실제로 다양한 소자에서 활용되고 있다. 그래핀을 이용하여 다양한 소자로 응용하기 위한 과정 중 하나인 포토리소그래피 공정(Photolithography process)은 원하는 패턴을 만들기 위해 제작하고자 하는 기판 위에 포토레지스트(Photoresist)를 코팅하는 과정을 거치게 된다. 하지만 이러한 과정은 소자 제작에 있어서 포토레지스트 잔여물을 남기게 된다. 그래핀 위에 남은 포토레지스트 잔여물은 그래핀의 우수한 전기적 특성을 저하시켜 소자특성에 불이익을 주게 된다. 본 연구에서는 수소 플라즈마를 이용하여 그래핀 위에 남은 중합체(Polymer) 잔여물을 제거한다. 사용한 그래핀은 화학 기상 증착법(Chemical vapor deposition)을 이용하여 성장시켰으며, PMMA(Poly(methyl methacrylate))를 이용하여 이산화규소(silicon dioxide) 기판에 전사하였다. 그래핀의 손상 없이 중합체 잔여물을 제거하기 위해 플라즈마 처리시간을 15초부터 1분까지 늘려가며 연구를 진행하였으며, 플라즈마 처리 시간에 따른 중합체 잔여물의 제거 정도와 그래핀의 보존 여부를 확인하기 위해 라만 분광법(Raman spectroscopy)과 원자간력현미경(Atomic force microscopy)을 사용하였다. 본 연구 결과를 통해 간단한 플라즈마 처리로 보다 나은 특성의 그래핀 소자를 얻게 됨으로써, 향상된 특성을 가진 그래핀 소자로 산업적 응용 가능성을 높일 수 있을 것이라 생각된다.

• 전자공학회논문지
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• 제53권11호
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• pp.48-55
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• 2016

노트북, 테블릿 PC 및 스마트폰 등의 휴대 기기를 위한 디스플레이의 전력소모를 낮추기 위해, 주변 밝기에 따라서 디스플레이의 밝기를 조정할 수 있는 광 센서 시스템을 연구하였다. 또한, 휴대 기기의 복잡도와 비용에 크게 영향을 주지 않도록, 광 센서 시스템을 디스플레이 패널에 일체형으로 구현하고자 했으며, 이를 위해서 저온 다결정 실리콘 박막트렌지스터를 이용하여 패널에 광 센서와 신호취득 회로를 집적하고자 했다. 주변 밝기를 감지하는 광 센서의 패널 간 편차를 별도의 공정 설비없이 신뢰성 있게 보정할 수 있도록, 새로운 보정 방식을 제안하였다. 이와 더불어 최종 데이터를 디지털화하기 위한 아날로그-디지털 변환기를 포함한 신호취득 회로를 제안하고 검증하였다. 제안하는 회로는 집적하기에 적합하도록 간단한 구동 신호로 동작되며, 인식 가능한 입력 밝기는 10에서 10,000 lux까지이다. 제안하는 신호취득 회로의 신호취득 주파수는 100Hz이며, 20개의 출력 레벨에 대한 최대 차등 불균일 오차는 0.5 LSB 이하이다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2011년도 춘계학술발표대회
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• pp.38.2-38.2
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• 2011

구리는 현재 반도체 배선으로 가장 많이 사용되는 재료이다. 배선기술이 발전함에 따라 배선두께가 얇아지게 되었고 배선간의 간격 또한 좁아지게 되었다. 간격의 감소는 RC delay 문제점을 야기하였고 이를 해결하기 위해 배선 사이에 Low-k물질을 채우는 노력이 지속되었다. 이상적으로 가장 낮은 유전율을 나타내는 물질은 공기 즉, 아무것도 채우지 않는 것이다. 하지만 이렇게 되면 기계적인 문제가 발생하는데 이를 해결하기 위해서 구리의 강도를 향상시켜야 한다. 강도를 높이려면 Hall-Petch 관계에 의해 결정립의 크기를 작게 만들어야 한다. 그렇지만 이는 곧 전기전도도의 감소를 나타내기 때문에 소자의 구동에 문제가 되어왔다. 이 문제를 해결하기 위해 펄스전해증착을 통한 나노사이즈의 쌍정구조를 가지는 구리의 개발이 진행되었다. 나노쌍정구리는 결정립이 정합면으로 이루어져 있는 쌍정구조로 이루어져 있어 전기전도도의 감소를 최소화하고 강도를 비약적으로 향상시킬 수 있을뿐더러 연신율도 높일 수 있다는 장점을 가지고 있다. 이렇게 고강도 저저항을 나타내는 나노쌍정구리는 Via filling, Through Silicon Via(TSV)에서의 칩간 연결 배선, 2차전지의 전극 등에 적용 가능성이 매우 높다. 이들은 주로 첨가제와 함께 전해증착을 통해 제작된다. 하지만 이러한 첨가제를 넣고 나노쌍정구리를 합성하기 위해 펄스전해증착을 시행할 경우, 나노 쌍정구리의 형성이 억제되고, Off-time이 존재하지 않는 일반 전해증착에서와는 다른 현상이 나타나게 된다. 이러한 이유로 본 연구에서는 현재 가장 많이 사용되고 있는 첨가제인 Poly (ethylene glycol) (PEG, 억제제)와 bis (3-sulfopropyl) disulfide (SPS, 가속제)을 사용하여 그 이유를 알아보고 첨가제를 사용하면서 나노쌍정구리의 밀도를 높일 수 있는 방안에 대해서 실험을 진행하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.36-36
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• 2010

Currently, there are several newly developed energy resources for the future to replace petroleum resources such as hydrogen fuel cell, solar cell, wind power, and etc. Among them, solar cell has attracted a worldwide concern, because it has an enormous amount of resources. In general, a study of solar cells can be classified in to an area of bulk type and thin-film type. Inorganic solar cells based on silicon have been tremendously developed in technology and efficiency. However, since there are many lithographic steps, high processing temperature approximately $1000^{\circ}C$, and expensive raw materials, a manufacturing cost of device are nearly reaching a limit. Contrary to those disadvantages, organic solar cells can be manufactured at room temperature. Also, it has many advantages such as a low cost, easy fabrication of thin film, and possible manufacture to a large size. Because it can be made to be flexible, research and development on solar cells are actively in progress for the next generation. ever though an efficiency of the organic solar cell is low compared to that of inorganic one, a continuous study is needed. In this paper, we report optimal device structure obtained by a program simulation for design and development of highly efficient organic photovoltaic cells. we have also compared simulated results to experimental ones.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.45-52
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• 2009

본 연구를 통해서 대 면적, 고 휘도 AMOLED 응용에 적합한 화소 회로와 이에 대한 구동 방식을 제안하였다. 균일도는 다소 떨어지지만 안정성이 뛰어난 저온 다결정 실리론(LTPS) 박막 트랜지스터(TFT)를 기반으로 설계했다. 영상 화소의 균일도를 향상시키기 위해, 화소 TFT의 $V_{TH}$와 이동도 편차를 함께 보상할 수 있도록 했다. 기존의 이동도 보상 회로가 갖는 문제점을 극복하여 대 면적 패널에 적합하도록 했고, 동영상 특성을 개선하기 위해 black data insertion 방식을 도입하였다. 이동도 보상 시 휘도가 떨어지는 문제를 개선하기 위해, 패널이 두 가지 보상 모드에서 동작할 수 있도록 하였다. 화소 회로를 제어하기 위한 스캔 구동 회로를 최적화하여, 이를 통해서 보정 모드를 쉽게 제어할 수 있었다. 최종 구동 타이밍은 여유 있는 마진으로 안정적인 동작이 가능하다. 14.1" WXGA top emission AMOLED 패널에 대해 설계했으며, 이동도 보상 시간을 1us로 했을 때 패널의 불균일도는 5% 이하로 예측되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권2호
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• pp.61-67
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• 2006

We fabricate local damascene FinFET cell array in sub-60nm feature sized DRAM. The local damascene structure can remove passing-gate-effects in FinFET cell array. p+ boron in-situ doped polysilicon is chosen for the gate material, and we obtain a uniform distribution of threshold voltages at around 0.7V. Sub-threshold swing of 75mV/d and extrapolated off-state leakage current of 0.03fA are obtained, which are much suppressed values against those of recessed channel array transistors. We also obtain a few times higher on-state current. Based on the improved on- and off-state current characteristics, we expect that the FinFET cell array could be a new mainstream structure in sub-60nm DRAM devices, satisfying high density, low power, and high-speed device requirements.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.52-59
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• 2010

본 논문에서는 고해상도 및 고속 카메라용 column-wise Cyclic ADC 기반의 이미지 센서를 제안한다. 제안된 센서는 면적 및 전력 소모를 최소화 하기 위해 내부 블록에 사용되는 operational transconductance amplifier (OTA) 및 capacitor를 공유하는 기법을 사용하였다. 제안된 ADC는 QVGA급 화소의 이미지 센서로 프로토타입 칩을 제작하여 검증되었다. 측정결과, 최대 프레임 레이트는 120 fps 이며, 전력소모는 130 mW 이다. 전원 전압은 3.3 V가 공급되었고, 프로토타입은 $4.8\;mm\;{\times}\;3.5\;mm$의 실리콘 면적을 차지한다.

• 대한기계학회논문집A
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• 제34권4호
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• pp.391-398
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• 2010

금속은 가공성이 우수하기 때문에 다양한 형태의 구조물이나 격막을 제작할 수 있다. 이런 금속 구조물이나 격막에 민감도가 월등히 우수한 실리콘 스트레인 게이지를 적용할 경우 그 응용 범위가 다양해질 수 있다. 이에 금속구조물에 다결정 실리콘 스트레인 게이지를 접착한 형태의 센서를 제안하였다. 실리콘 기판을 이용해 박막형 다결정 실리콘 스트레인 게이지를 제작하기 위한 제작공정을 확립하였으며, 제작된 실리콘 스트레인 게이지를 금속 변형부 위에 접착하기 위한 접착공정을 확립하였다. 이후 금속 외팔보에 실리콘 스트레인 게이지를 글래스 프릿 접착하여 성능평가를 실시하였다. 성능평가 결과 게이지팩터는 34.0 의 값을 가졌으며, TCR(Temperature Coefficient of Resistance)은 $-328\;ppm/^{\circ}C$의 값을 가졌다.

• 한국재료학회지
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• 제8권11호
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• pp.1067-1073
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• 1998

CO와 $H_2$의 탄소원을 사용한 마이크로파 플라즈마 화학기상증착 방법으로 SOD 구조에 적용될 양질의 다이아몬드 박막을 형성하였고, SOD 구조를 형성하기 위해 diamond/Si(100) 구조 위에 poly-Si 박막을 저압화학기상 증착법으로 제작하였다. CO/$H_2$탄소원의 유량비 증가에 따라 다이아몬드의 결정은 octahedron 구조에서 cubo-octahedron 구조로 바뀌었으며, 결정면은 {111}과 {100}으로 혼합되어 형성되었다. 비정질 carbon과 non-diamond성분이 없는 양질의 다이아몬드 박막은 CO/$H_2$의 유량비가 0.18일 때 형성되었으며, 주 결정상은 (111) 면이었다. diamond/Si(100) 계면은 void가 없는 평활한 계면을 이루었으며, 다이아몬드 박막의 유전상수, 누설전류와 비저항은 각각 $5.31\times10^{-9}A/cm^2$ 그리고 $9\times{10^7}{\Omega}cm$이었다.

• 한국진공학회지
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• 제16권5호
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• pp.366-370
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• 2007

밀도가 높고 주기적으로 배열된 나노 크기의 기공이 25nm 두께의 실리콘 산화막 기판위에 형성 되었다. 나노미터 크기의 패턴을 형성시키기 위해서 자기조립물질을 사용했으며 폴리스티렌(PS) 바탕에 벌집형태로 평행하게 배열된 실린더 모양의 폴리메틸메타아크릴레이트(PMMA)의 구조를 형성하였다. 폴리메틸메타아크릴레이트를 아세트산으로 제거하여 폴리스티렌만 남아있는 나노크기의 마스크를 만들었다. 폴리스티렌으로 이루어진 나노패턴의 지름은 $8{\sim}30nm$ 였고 높이는 40nm였으며, 패턴과 패턴사이의 간격은 60nm였다. 형성된 패턴을 실리콘 산화막 위에 전사시키기 위해 불소 기반의 화학 반응성 식각을 사용하였다. 실리콘 산화막에 형성된 기공의 지름은 $9{\sim}33nm$였다. 실리콘 산화막을 불산으로 제거하여 실리콘에 형성된 기공을 관찰하였고, 실리콘기판에 형성된 기공의 지름은 $6{\sim}22nm$였다. 형성된 기공의 크기는 폴리메틸메타아크릴레이트의 분자량과 관계가 있음을 알 수 있었다.