Journal of the Institute of Electronics Engineers of Korea SD
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v.41
no.4
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pp.57-66
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2004
This paper proposes the design of a 2,048-bit RSA based on RNS(residue number systems) Montgomery modular multiplier As the systems that RNS processes a fast parallel modular multiplication for a large word partitioned into small words, we introduce Montgomery reduction method(MRM)[1]based on Wallace tree modular multiplier and 33 RNS bases with 64-bit size for RNS Montgomery modular multiplication in this paper. Also, for fast RNS modular multiplication, a modified method based on Chinese remainder theorem(CRT)[2] is presented. We have verified 2,048-bit RSA based on RNS using Samsung 0.35${\mu}{\textrm}{m}$ technology and the 2,048-bit RSA is performed in 2.54㎳ at 100MHz.
In the applications such as CAD or image processing, a variety of geometric objects are manipulated. A polygon in which all the edges are parallel to x- or y-axis is decomposed into simple rectangles for efficient handling. But, depending on the partitioning algorithms, the same region can be decomposed into a completely different set of rectangles in the number, size and shape of rectangles. So, it is necessary an algorithm that compares two sets of rectangles extracted from two scenes such as CAD or image to see if they represent the same region. This paper proposes an efficient algorithm that compares two sets of rectangles. The proposed algorithm is not only simpler than the algorithm based on sweeping method, but also reduces the number $O(n^2)$ of overlapped rectangles from the algorithm based on a balanced binary tree to O(nlogn).
Journal of the Korea Society of Computer and Information
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v.7
no.1
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pp.112-119
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2002
We propose an enhanced wavelet packet image coder algorithm which is based on the coefficients partition. The proposed wavelet packet image coder uses the first-order entropy to reduce the total compression time, and achieves low bit rates and rate-distortion performance by the zero-tree based coding using correlations between coefficients partition. This new algorithm represents new parent-children relationships for reducing image reconstruction error using the correlations between each frequency subbands and then the wavelet packet coefficients are Partitioned by a new order. The computer simulations demonstrate higher PSNR under the same bit rate and improved image compression time and enhanced rate control compare with conventional algorithms. From the simulation results, it is shown that the encoding and decoding process of proposed coder are much simple and accurate than present method against texture images , which include many mid-frequency elements.
Proceedings of the Plant Resources Society of Korea Conference
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2019.04a
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pp.119-119
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2019
Pinus densiflora, the Korean Red Pine, is the predominant tree species of the cool, temperate forests of northeast Asia, occurring in pure stands across Korea, Japan, and parts of northern China and Russia. Pinus densiflora leaves, pollen, and bark have been widely used for traditional medicine, or edible purposes. However, pine cones contain many bioactive phytochemicals, but they are rarely used as natural raw materials. This study was conducted to evaluated the anti-inflammatory effect of pine cone extracts and its possbility of natural sources were evaluated. Pine cones were extracted with 80% methanol, concentrated and then partitioned with ethyl acetate, and the organic layer was used as a sample. The Pine cone Ethyl acetate Fraction (PEF) showed no toxicity to RAW 264.7 cells at a concentration of less than $50{\mu}g/ml$. PEF inhibited the production of nitric oxide (NO) in RAW 264.7 cells treated with lipopolysaccharide (LPS). Also, It suppressed the expression of cyclooxygenase-2 (COX-2), inducible nitric oxide synthase (iNOS) and transcription of nuclear factor-kappa B (NF-${\kappa}B$). These results suggest that pine cones can be used as an effective natural material for anti-inflammatory agent.
In the applications like automatic masks generation for semiconductor production, a drawing consists of lots of polygons that are partitioned into trapezoids. The addition/deletion of a polygon to/from the drawing is performed through geometric operations such as insertion, deletion, and search of trapezoids. Depending on partitioning algorithm being used, a polygon can be partitioned differently in terms of shape, size, and so on. So, It's necessary to invent some comparison algorithm of sets of trapezoids in which each set represents interested parts of a drawing. This comparison algorithm, for example, may be used to verify a software program handling geometric objects consisted of trapezoids. In this paper, given k sets of trapezoids in which each set forms the regions of interest of each drawing, we present how to compare the k sets to see if all k sets represent the same geometric scene. When each input set has the same number n of trapezoids, the algorithm proposed has O(2$^{k-2}$$n^2$(log n+k)) time complexity. It is also shown that the algorithm suggested has the same time complexity O( $n^2$ log n) as the sweeping-based algorithm when the number k(<< n) of input sets is small. Furthermore, the proposed algorithm can be kn times faster than the sweeping-based algorithm when all the trapezoids in the k input sets are almost the same.
Journal of the Institute of Electronics Engineers of Korea SD
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v.37
no.4
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pp.80-89
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2000
In this paper, we propose a new CPLD technology mapping algorithm for sequential circuit under time constraints. The algorithm detects feedbacks of sequential circuit, separate each feedback variables into immediate input variable, and represent combinational part into DAG. Also, among the nodes of the DAG, the nodes that the number of outdegree is more than or equal to 2 is not separated, but replicated from the DAG, and reconstructed to fanout-free-tree. To use this construction method is for reason that area is less consumed than the TEMPLA algorithm to implement circuits, and process time is improved rather than TMCPLD within given time constraint. Using time constraint and delay of device the number of partitionable multi-level is defined, the number of OR terms that the initial costs of each nodes is set to and total costs that the$^1$costs is set to after merging nodes is calculated, and the nodes that the number of OR terms of CLBs that construct CPLD is excessed is partitioned and is reconstructed as subgraphs. The nodes in the partitioned subgraphs is merged through collapsing, and the collapsed equations is performed by bin packing so that it fit to the number of OR terms in the CLBs of a given device. In the results of experiments to MCNC circuits for logic synthesis benchmark, we can shows that proposed technology mapping algorithm reduces the number of CLBs by 15.58% rather than the TEMPLA, and reduces process time rather than the TMCPLD.
The Transactions of the Korea Information Processing Society
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v.7
no.1
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pp.224-234
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2000
In this paper, we propose a new CPLD technology mapping algorithm for sequential circuit under time constraints. The algorithm detects feedbacks of sequential circuit, separate each feedback variables into immediate input variable, and represent combinational part into DAG. Also, among the nodes of the DAG, the nodes that the number of outdegree is more than or equal to 2 is not separated, but replicated from the DAG, and reconstructed to fanout-free-tree. To use this construction method is for reason that area is less consumed than the TEMPLA algorithm to implement circuits, and process time is improved rather than TMCPLD within given time constraint. Using time constraint and delay of device the number of partitionable multi-level is defined, the number of OR terms that the initial costs of each nodes is set to and total costs that the costs is set to after merging nodes is calculated, and the nodes that the number of OR terms of CLBs that construct CPLD is excessed is partitioned and is reconstructed as subgraphs. The nodes in the partitioned subgraphs is merged through collapsing, and the collapsed equations is performed by bin packing so that if fit to the number of OR terms in the CLBs of a given device. In the results of experiments to MCNC circuits for logic synthesis benchmark, we can shows that proposed technology mapping algorithm reduces the number of CLBs bu 15.58% rather than the TEMPLA, and reduces process time rather than the TMCPLD.
Journal of the Institute of Electronics Engineers of Korea SD
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v.38
no.1
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pp.79-85
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2001
In this paper, we propose a new technology mapping algorithm for CPLD consider area under time constraint(TMFCPLD). This technology mapping algorithm detect feedbacks from boolean networks, then variables that have feedback are replaced to temporary variables. Creating the temporary variables transform sequential circuit to combinational circuit. The transformed circuits are represented to DAG. After traversing all nodes in DAG, the nodes that have output edges more than two are replicated and reconstructed to fanout free tree. This method is for reason to reduce area and improve total run time of circuits by TEMPLA proposed previously. Using time constraints and delay time of device, the number of graph partitionable multi-level is decided. Initial cost of each node are the number of OR-terms that it have. Among mappable clusters, clusters of which the number of multi-level is least is selected, and the graph is partitioned. Several nodes in partitioned clusters are merged by collapsing, and are fitted to the number of OR-terms in a given CLB by bin packing. Proposed algorithm have been applied to MCNC logic synthesis benchmark circuits, and have reduced the number of CLBs by 62.2% than those of DDMAP. And reduced the number of CLBs by 17.6% than those of TEMPLA, and reduced the number of CLBs by 4.7% than those of TMCPLD. This results will give much efficiency to technology mapping for CPLDs.
MOLAP systems store data in a multidimensional away called a 'cube' and access them using way indexes. When a cube is placed into disk, it can be Partitioned into a set of chunks of the same side length. Such a cube storage scheme is called the chunk-based MOLAP cube storage scheme. It gives data clustering effect so that all the dimensions are guaranteed to get a fair chance in terms of the query processing speed. In order to achieve high space utilization, sparse chunks are further compressed. Due to data compression, the relative position of chunks cannot be obtained in constant time without using indexes. In this paper, we propose a bitmap index for chunk-based MOLAP cubes. The index can be constructed along with the corresponding cube generation. The relative position of chunks is retained in the index so that chunk retrieval can be done in constant time. We placed in an index block as many chunks as possible so that the number of index searches is minimized for OLAP operations such as range queries. We showed the proposed index is efficient by comparing it with multidimensional indexes such as UB-tree and grid file in terms of time and space.
Journal of the Korean Society of Food Science and Nutrition
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v.38
no.1
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pp.9-13
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2009
Flos Sophora japonica L. (Leguminosae), commonly called scholar tree, is a well-known traditional medicine used for the treatment of bleeding and as an antihemorrhagic agent. This research was conducted to determine biofunctional activities of Flos Sophora japonica extract. Methanolic extract from Flos Sophora japonica was partitioned by using organic solvents, including n-hexane, ethyl acetate, n-butanol, and water. Ethyl acetate soluble fraction showed the strongest antioxidant activity ($RC_{50}=3.13{\mu}g/mL$) among the fractions. In antimicrobial activity assays, ethyl acetate soluble fraction was effective to bacterial inhibition, such as Escherichia coli and Klebsiella pneumonia, with minimum inhibitory concentrations in $125{\mu}g/mL$. In anticomplementary activity assays, water soluble fraction was the most effective exhibiting 21% inhibitory activity.
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[게시일 2004년 10월 1일]
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