• 센서학회지
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• 제3권1호
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• pp.26-31
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• 1994

SIMOX SOI 홀 센서를 제조하여 $20^{\circ}C{\sim}260^{\circ}C$ 사이의 온도에서 그 특성을 측정하였다. 출력 홀 전압은 인가 전류의 변화에 따라 선형적으로 변하였으며 좋은 선형성을 나타내었다. 홀 전압과 오프셋 전압은 온도변화에 따라 처음에는 약간 증가하다가 그 다음 감소하는 경향을 보이고 있는데 이는 온도에 따른 전자의 이동도의 변화 때문이라 생각된다. 측정온도 범위내에서 소자의 적감도는 거의 일정하게 유지되었으며 이를 이용하여 고온에서의 응용이 기대된다.

• 한국전자파학회논문지
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• 제25권12호
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• pp.1236-1242
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• 2014

본 연구에서는 65-nm CMOS 공정을 이용하여 D-밴드 주파수 대역(110~170 GHz)의 전압 제어 발진기(voltage controlled oscillator)를 제작 및 측정을 수행하였다. 발진기의 구조는 푸쉬-푸쉬(push-push) 방식에 기반을 두고 있다. 제작된 전압 제어 발진기의 동작 주파수의 범위는 152.7~165.8 GHz로 측정되었으며 이때의 출력 전력은 -17.3 dBm에서 -8.7 dBm까지의 값을 보였다. 이 회로의 위상잡음(phase noise)은 10 MHz 오프셋에서 -90.9 dBc/Hz로 측정되었고, 측정용 패드를 포함한 제작된 칩의 크기는 $470{\mu}m{\times}360{\mu}m$이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.1057-1060
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• 2005

소자나 외부의 간섭에 의해 입력된 잡음은 전압조절발진기(Voltage Controlled Oscillztor: VCO)의 출력 신호에 위상잡음을 일으킨다. 잡음이 VCO에 입력되는 특정 시간에 따라 위상잡음에 미치는 영향이 다르다. 출력신호의 천이 중에 잡음이 입력되면 위상잡음이 미치는 영향이 커지고 출력신호의 값이 일정한 부분에서는 위상잡음에 미치는 영향이 작다. 이러한 시간에 따라 변하는 시스템에 의한 잡음의 계산은 VCO 출력 위상잡음이 기준 및 고조파의 인근 주파수 성분에 의한 것임을 밝혔다. 또한 기준 신호가 대칭일수록 위상잡음이 줄어 든다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.14-23
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• 2011

본 논문에서는 자체보정 벡터 발생기(Self-Calibrated Vector Generator)를 이용한 7-bit 2GSPS folding/interpolation A/D Converter (ADC)를 제안한다. 제안하는 ADC는 2GSPS 의 고속 변환에 적합한 상위 2-bit, 하위 5-bit 인 분할구조로 설계 되었으며, 각각의 folding/interpolation rate는 4와 8로 설정되었다. 최대 1GHz의 높은 입력신호를 처리하기 위해 cascade 구조의 preprocessing block을 적용하였으며, 전압 구동 방식 interpolation 기법을 적용하여 기준전압 생성 시 발생하는 추가적인 전력소모를 최소화하였다. 또한, 새로운 개념의 자체보정 벡터 발생기를 이용하여 device mismatch, 기생 저항 및 커패시턴스 등에 의한 offset error를 최소화하였다. 제안하는 ADC는 1.2V 0.13um 1-poly 7-metal CMOS 공정을 사용하여 설계 되었으며 calibration 회로를 포함한 유효 칩 면적은 2.5$mm^2$ 이다. 측정 결과 입력 주파수 9MHz, sampling 주파수 2GHz에서 39.49dB의 SNDR 특성을 보이며, calibration 회로의 작동결과 약 3dB 정도의 SNDR의 상승을 확인하였다.

• 대한전자공학회논문지SD
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• 제48권7호
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• pp.23-29
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• 2011

본 논문에서는 GPS 수신기를 위한 dB-선형 특성이 개선된 가변 이득 증폭기 회로를 제안한다. 제안된 dB-선형 전류 발생기는 dB-선형성 오차가 ${\pm}0.15$dB 이내로 개선되었다. 개선된 dB-선형 전류 발생기를 사용하여 GPS 수신기를 위한 가변 이득 증폭기를 설계였다. GPS 수신기의 IF 주파수는 4MHz를 가정하였고, 선형성 요구조건을 도출하여 만족하기 위해 최소 이득일때 24dBm의 IIP3를 만족하도록 하였다. 가변이득 증폭기는 3단으로 구성되어 있으며 DC-오프셋 제거 루프를 통하여 회로의 오프셋 전압을 보상하였다. 설계된 가변 이득 증폭기의 이득은 -8dB~52dB의 범위를 가지며 이득의 dB-선형성은 ${\pm}0.2$dB 이내를 충족한다. 3-dB 주파수 대역폭은 이득에 따라 35MHz~106MHz를 보인다. 가변 이득 증폭기는 CMOS 0.18${\mu}m$ 공정을 이용하여 설계되었으며 전력은 1.8V 전원 전압에서 3mW를 소비한다.

• 한국정보통신학회논문지
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• 제8권1호
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• pp.34-40
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• 2004

본 논문에서는 X-band용 저위상잡음을 갖는 위상고정 유전체 공진 발진기를 설계 및 제작하였다. 위상고정 유전체 공진 발진기의 루프대역 내의 위상잡음을 개선하기 위해서 샘플링위상비교기(Sampling Phase Detector)를 사용하여 전압제어 유전체 공진 발진기를 고안정의 기준주파수에 위상 고정시켰으며 루프대역 밖의 위상잡음을 개선하기 위해서 고임피던스 변환기를 이용한 낮은 위상잡음의 전압제어 발진기를 설계하였다. 제작된 위상고정 유전체 공진 발진기는 51.67㏈c의 고조파 억압특성을 가지고 있으며 공급전력은 1.95W 이하를 필요로 한다. 위상잡음은 상온에서 -107.17㏈c/Hz $\circleda$10KHz와 -113.0㏈c/Hz $\circleda$100KHz의 우수한 특성을 나타내었으며 출력전력은 $-20 ∼ +70^{\circ}C$의 온도 범위에서 13.0㏈m${\pm}$0.33㏈의 안정된 특성을 나타내었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.221-224
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• 2012

본 논문에서는 MEMS 가속도센서를 위한 CMOS 인터페이스 회로를 설계하였다. 설계된 CMOS 인터페이스 회로는 CVC(Capacitance to Voltage Converter), 그리고 SC-Integrator와 Comparator를 포함하는 ${\Sigma}{\Delta}$ Modulator로 구성되어 있다. 회로에 일정한 Bias를 공급할 수 있도록 Bandgap Reference를 이용하였으며, 저주파 잡음과 offset을 감소시키기 위하여 ${\Sigma}{\Delta}$ Modulator에 CHS(Chopper-Stabilization) 기법을 사용하였다. 그 결과 설계된 ${\Sigma}{\Delta}$ Modulator의 출력은 입력 전압 진폭이 100mV가 증가할 때 duty cycle은 10%의 비율로 증가하고, 전체 회로의 Sensitivity는 x, y축은 0.45V/g, z축은 0.28V/g의 결과를 얻을 수 있었다. 제안된 CMOS 인터페이스 회로는 CMOS 0.35um공정을 이용하여 설계되었다. 입력 전압은 3.3V이며, 샘플링 주파수는 2MHz이다. 설계된 칩의 크기는 PAD를 포함하여 $0.96mm{\times}0.85mm$이다.

• 한국전자파학회논문지
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• 제13권6호
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• pp.552-559
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• 2002

본 논문에서 는 Ka-band 위 성 중계 기용 국부발진기 의 EM(Engineering Model)을 설계 및 제작하였다. 루프 대역 밖의 위상잡음을 개선하기 위해서 고임피던스 변환기를 이용한 낮은 위상잡음의 전압제어 발진기를 설계하고 샘플링위상비교기(Sampling Phase Detector)를 사용하여 전압제어 발진기를 고안정의 OCXO(Oven Controlled Crystal Oscillator)에 위상 고정시킴으로써 루프 대역 내의 위상잡음을 개선하였다. 개발된 국부발진기는 43.83 dBc 이상의 고조파 억압특성을 가지고 있으며 공급전력은 15 V, 160 mA를 필요로 한다. 위상잡음은 -102.5 dBc/Hz @10 KHz와 -104.0 dBc/Hz @100 KHz의 특성을 나타내며 출력전력은 -20 - +7$0^{\circ}C$의 온도 범위에서 13.50 dBm$\pm$0.33 dB의 특성을 얻었다.

• 한국전자통신학회논문지
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• 제4권4호
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• pp.247-252
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• 2009

본 논문은 전하펌프와 클록트리거 회로를 사용하는 프리스케일러가 포함된 UHF RFID 응용을 위한 900MHz Integer-N 방식의 주파수 합성기를 소개한다. 쿼드러처 출력이 가능한 전압제어발진기와 프리스케일러, 위상주파수검출기와 전하펌프 및 아날로그 고정 검출기는 0.35-${\mu}m$ CMOS 공정으로 설계되었다. 주파수 분주기는 verilog-HDL 모듈을 통해 설계되었으며 mixed-mode 시뮬레이션을 통해 디자인을 검증하였다. 전압제어발진기의 동작 주파수영역은 828MHz에서 960MHz이고 위상이 90도 차이나는 쿼드러처 신호를 출력한다. 시뮬레이션 결과로 위상잡음은 100KHz offset 주파수에서 -102dBc/Hz 이었으며, 고착시간은 896MHz에서 928MHz까지 32MHz step을 천이할 때 4us이다.

• 전자공학회논문지C
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• 제35C권10호
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• pp.30-37
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• 1998

1.2㎛ 더블 폴리 부유게이트 트랜지스터로 구성된 아날로그 메모리가 CMOS 표준공정에서 제작되었다. 효율적인 프로그래밍을 위해 일반적인 아날로그 메모리에서 사용되었던 불필요한 초기 소거 동작을 제거하였으며 프로그래밍과 읽기의 경로를 동일하게 가져감으로서 읽기 동작 시에 발생하는 증폭기의 DC offset 문제를 근본적으로 제거하였다. 어레이의 구성에서 특정 셀을 주변의 다른 셀들로부터 격리시키는 패스 트랜지스터 대신에 Vmid라는 별도의 전압을 사용하였다. 실험 결과 아날로그 메모리가 디지털 메모리의 6비트에 해당하는 정밀도를 보였으며 프로그래밍 시에 선택되지 않은 주변의 셀들에 간섭 효과가 없는 것으로 확인되었다. 마지막으로, 아날로그 어레이를 구성하는 셀은 특이한 모양의 인젝터 구조를 가지고 있으며, 이것은 아날로그 메모리가 특별한 공정 없이도 트랜지스터의 breakdown 전압 아래에서 프로그래밍 되도록 하였다.