• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.621-622
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• 2017

본 논문에서 배열 안테나 기반 협대역 간섭신호 제거를 위한 저면적 FFT 프로세서 구조를 제안하고 5채널 64/128/512-point FFT 프로세서를 하드웨어로 구현 및 검증하였다. 제안된 flexible-Multipah Delay Commutator(MDC) 방식을 이용하여 5채널 입력 데이터를 하나의 FFT 프로세서로 처리했으며, 제안된 Mixed Radic-4/2/4/2/4/2 분해 방법을 통해 복잡도 측면에서 가장 큰 비중을 차지하는 비단순 승산의 수를 줄임으로써 복잡도를 크게 낮추었다. 제안된 FFT 프로세서는 Xilinx system generator로 설계한 후, Xilinx Virtex-7 FPGA에 기반하여 구현하였다. 구현 결과 slices 17508개, DSP48s(dedicated multiplier) 108개로 구현 가능함을 확인하였다.

• Journal of Korea Trade
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• 제24권8호
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• pp.81-100
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• 2020

Purpose - Based on complexity theory, this study develops a configurational model to predict the profitability of Halal cosmetics firms in the Indonesian and Malaysian markets. The proposed research model involves two level configurations-industry context and selling strategies-to predict high and low scores of a firm's profitability. The industry context configuration model comprises industry stability, product homogeneity, price sensitivity, and switching cost. Selling strategies include customer-focused, competitor-focused, and margin-focused approaches. Design/methodology - This is the first empirical study that calculates causal models using a combination of industry context and selling strategy factors to predict profitability. Data obtained from the marketing managers of cosmetics firms are used to test the proposed configurational model using fuzzy-set qualitative comparative analysis (fsQCA). It contributes to the current knowledge of business marketing by identifying the factors necessary to achieve profitability using analysis of condition (ANC). Findings - The results revealed that unique and distinct models explain the conditions for high and low profitability in the Indonesian and Malaysian halal cosmetic markets. While customer-focused selling strategy is necessary to attain a higher profit in both the markets, margin-focused selling strategy appears to be an essential factor only in Malaysia. Complexity of the interactions of selling strategies with industry factors and differences between across two study markets confirmed that complexity theory can support the research configurational model. The theoretical and practical implications are also illustrated. Originality/value - Despite the rapid growth of the global halal industry, there is little knowledge about the halal cosmetic market. This study contributes to the current literature of the halal market by performing a set of asymmetric analytical approaches using a complex theoretical model. It also deepens our understating of how the Korean firms can approach the Muslim consumer's needs to generate more beneficial turnover/revenue.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2001년도 ICCAS
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• pp.152.4-152
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• 2001

We investigate, in this paper, the use of FPGA(Field Programmable Gate Array) architectures for real-time processing of digital linescan camera. The use of FPGAS for low-level processing represents an excellent tradeoff between software and special purpose hardware implementations. A library of modules that implement common low-level machine vision operations is presented. These modules are designed with gate-level hardware components that are compiled into the functionality of the FPGA chips. This new synchronous unidirectional interface establishes a protocol for the transfer of image and result data between modules. This reduces the design complexity and allows several different low-level operations to be applied to the same input image ...

• 전기전자학회논문지
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• 제23권1호
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• pp.207-213
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• 2019

본 논문에서는 객체 추적을 위한 간소화된 특징점 검출 알고리즘을 제안하고, 이의 실시간 처리를 위한 하드웨어 구조 설계 및 구현 결과를 제시한다. 기존 Shi-Tomasi 알고리즘은 객체 추적 응용에서 우수한 성능을 보이지만, 연산 복잡도가 큰 문제가 존재한다. 따라서, 기존 알고리즘에 비해 연산 복잡도를 간소화시키면서 유사한 성능 지원이 가능한 효율적인 특징점 검출 알고리즘을 제안하고, 하드웨어 설계 및 구현 결과를 제시한다. 제안된 특징점 검출기는 FPGA 기반 구현 결과, 1,307개의 logic slices, 5개의 DSP 48s, 86.91Kbit의 메모리로 구현 가능함을 확인하였으며, 114MHz의 동작 주파수로 $1920{\times}1080FHD$급 영상에 대해 54fps의 실시간 처리가 가능하다.

• 전기전자학회논문지
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• 제24권3호
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• pp.838-844
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• 2020

본 논문에서는 검출과 복호가 결합된 효율적인 비터비 알고리즘 (joint Viterbi detection and decoding (JVDD))의 저복잡도 하드웨어 설계 및 구현 결과를 제시한다. 길쌈부호화된 GMSK 신호가 BLE 5.0 표준으로 채택 되어있으므로 검출과 복호를 위해 두개의 비터비 프로세서가 필요하다. 그러나, 제안된 JVDD 알고리즘은 GMSK에 의해서 유발된 심볼간의 간섭정보(ISI : inter-symbol interference)가 반영된 가지 메트릭 (branch metric)을 사용하여 단지 하나의 비터비 만을 사용하여도 검출과 복호 수행이 가능하며, 성능 저하 없이 복잡도 감소가 가능하다. JVDD 알고리즘을 적용한 BLE 비터비 복호기의 하드웨어 구현을 위해 효율적인 구조 설계가 수행되었다. 제안된 구조는 1 클럭 사이클 동안 복호를 완료할 수 있기 때문에 저지연 및 저면적 구현이 가능하다. 제안된 비터비 복호기는 Verilog-HDL을 이용하여 RTL 설계되었고, GF 55nm 공정을 활용하여 논리합성 및 구현되었다. 합성결과 12K 게이트 수를 포함하였으며 메모리 유닛 및 초기 지연시간은 MSE (modified state exchange) 대비 33% 감소 가능함을 확인하였다.

• Journal of Communications and Networks
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• 제13권5호
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• pp.481-493
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• 2011

Multiple-input multiple-output (MIMO) technology provides high data rate and enhanced quality of service for wireless communications. Since the benefits from MIMO result in a heavy computational load in detectors, the design of low-complexity suboptimum receivers is currently an active area of research. Lattice-reduction-aided detection (LRAD) has been shown to be an effective low-complexity method with near-maximum-likelihood performance. In this paper, we advocate the use of systolic array architectures for MIMO receivers, and in particular we exhibit one of them based on LRAD. The "Lenstra-Lenstra-Lov$\acute{a}$sz (LLL) lattice reduction algorithm" and the ensuing linear detections or successive spatial-interference cancellations can be located in the same array, which is considerably hardware-efficient. Since the conventional form of the LLL algorithm is not immediately suitable for parallel processing, two modified LLL algorithms are considered here for the systolic array. LLL algorithm with full-size reduction-LLL is one of the versions more suitable for parallel processing. Another variant is the all-swap lattice-reduction (ASLR) algorithm for complex-valued lattices, which processes all lattice basis vectors simultaneously within one iteration. Our novel systolic array can operate both algorithms with different external logic controls. In order to simplify the systolic array design, we replace the Lov$\acute{a}$sz condition in the definition of LLL-reduced lattice with the looser Siegel condition. Simulation results show that for LR-aided linear detections, the bit-error-rate performance is still maintained with this relaxation. Comparisons between the two algorithms in terms of bit-error-rate performance, and average field-programmable gate array processing time in the systolic array are made, which shows that ASLR is a better choice for a systolic architecture, especially for systems with a large number of antennas.

• 한국정보통신학회논문지
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• 제16권1호
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• pp.65-71
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• 2012

순서통계에 근거한 CFAR(Constant False Alarm) 검파기(이하 OS-CFAR)는 다중 타깃(Target) 환경의 차량용 레이더에 아주 유용 사용되는 알고리즘이다. 그러나 정렬 알고리즘을 사용하기 때문에 일반적인 셀-평균 CFAR 검파기(이하 CA-CFAR)에 비해 계산량이 많아 실시간 구현에 어려운 점이 있다. 본 논문에서는 보다 낮은 계산량을 가지는 OS-CFAR 구조를 제안하였다. 제안된 방법에서는 정렬 알고리즘이 단 한번 만 수행되기 때문에 이를 통해 많은 계산량을 줄일 수 있다. 특히 고속 정렬 알고리즘을 사용하는 경우 통상적인 OS-CFAR 구조와 비교하여 데이터양에 상관없이 항상 계산속도가 빠름을 확인 할 수 있다. 또한 본 논문에서는 실제 레이더 수신 데이터를 이용하여 제안된 방법에 적용한 결과도 제시하였다.

• Journal of Ubiquitous Convergence Technology
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• 제2권2호
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• pp.67-77
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• 2008

Representation of various types of information in an interactive virtual reality environment on mobile devices had been an attractive and valuable research in this new era. Our main focus is presenting spatial indoor location sensing information in 3D perception in mind to replace the traditional 2D floor map using handheld PDA. Designation of 3D virtual reality by Virtual Reality Modeling Language (VRML) demonstrates its powerful ability in providing lots of useful positioning information for PDA user in real-time situation. Furthermore, by interpolating portal culling algorithm would reduce the 3D graphics rendering time on low power processing PDA significantly. By fully utilizing the CC2420 chipbased sensor nodes, wireless sensor network was established to locate user position based on Received Signal Strength Indication (RSSI) signals. Implementation of RSSI-based indoor tracking method is low-cost solution. However, due to signal diffraction, shadowing and multipath fading, high accuracy of sensing information is unable to obtain even though with sophisticated indoor estimation methods. Therefore, low complexity and flexible accuracy refinement algorithm was proposed to obtain high precision indoor sensing information. User indoor position is updated synchronously in virtual reality to real physical world. Moreover, assignment of magnetic compass could provide dynamic orientation information of user current viewpoint in real-time.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.48-55
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• 2010

반도체 설계기술의 발달로 구현 회로가 복잡해지고, 동작속도가 크게 증가함에 따라, 반도체 이후 (post-silicon) 설계 단계에서 repair를 위한 기간 및 비용이 크게 증가하고 있다. 본 논문에서는 예비 셀을 이용한 repair 방법을 통해 설계 오류로 인한 repair시 혹은 설계 변경 시에 전체 재설계를 최소화하는 방법을 제안하였다. 또한 예비 셀을 이용한 설계 변경 과정에서 repair layer에 설계 변경을 국한하여 mask 비용과 time-to-market을 줄이는 방법을 개발하였다. 또한 회로 분할을 통해 repair 과정에서 사용하는 예비회로의 비용을 줄일 수 있도록 한다.

• 소음진동
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• 제1권1호
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• pp.29-38
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• 1991

The performance of silencer system is controlled by the geometrical parameters such as the relative location of inlet and outlet ports, size of main chamber, and cross sectional geometry of inlet-outlet ports and main chamber of silencer. In addition to these parameters, the presence of mean flow and temperature gradient along the silencer also affects the acoustic characteristics of silencer system. Due to the complexity of silencer, it is not straight forward to design the appropriate silencer system. In this paper, a design methodology based on an oustic analysis of silencer system is proposed ; low frequency and high frequency tuning method.