• 한국건설관리학회논문집
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• 제8권3호
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• pp.57-65
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• 2007

작업성취율(Percent of Plan Completed: PPC) 도입을 통한 효과는 선진 건설 사례들을 통해 검증되고 있으나, 우리 건설현업에서는 이에 대한 적용사례가 없다 본 연구는 외국에서 작업성취율을 적용한 사례를 분석하고 이를 우리 건설현업에서의 공정관리체계와 비교함으로써 작업성취율 활용을 위한 공정관리체계를 제시하는 것을 목표로 하였다. 외국 사례와 국내 공정관리체계를 비교함에 있어 3주 미래 작업계획단계의 예비작업목록 작성과 제반요건분석, 1주 작업 단계의 실패원인 분석과 작업성취율 측정 등의 관리 도구를 선정하였고 이틀을 대상으로 LPS(Last Planner System)와 국내의 공정관리현황을 비교 분석함으로써 차이점을 분석하고 작업성취율 활용을 위한 추가 공정관리절차출 제시하였다. 또한, 국내 건설 전문가들에게 설문 및 면담을 통해 본 연구에서 제시한 공정관리체계의 현장 적용성 검토를 실시하였다.

• 한국정보처리학회논문지
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• 제4권10호
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• pp.2470-2476
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• 1997

본 연구에서는 실시간 휴리스틱 탐색 알고리즘을 개발하고 이것을 기존의 mini-min lookahead 알고리즘과 비교하였다. 많은 실시간 휴리스틱 탐색의 접근 방법에서 종종 전체 문제를 몇 개의 부 문제로 문제를 분할한다. 본 연구에서는 분할된 부 문제에서 마감시간을 적용할 뿐만 아니라 전체 해를 구하는데 있어서도 마감시간을 적용하는 알고리즘을 제안한다. 실시간 휴리스틱 탐색 알고리즘으로 제안된 $RTA^{\ast}$, SARTS, DYNORA 등의 알고리즘들은 탐색에 필요한 시간의 예측을 휴리스틱 평가 함수로부터 얻기 때문에 휴리스틱 평가의 정확도가 그 알고리즘의 성능을 보장하게 된다. 그러나 실세계의 문제에서 정확한 휴리스틱 평가 함수를 구하는 것은 매우 어려운 일이므로 부 문제 공간에서의 탐색 상황을 반영한 마감시간을 적용할 필요가 있다. 본 연구에서는 동적 마감시간 전략인 cut-off 방법을 사용하는 새로운 알고리즘을 제안한다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2005년도 추계학술대회 논문집
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• pp.339-342
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• 2005

동적 부분 재구성은 FPGA 칩에 구현된 디자인에서 변경이 필요한 부분만 재구성하여 줌으로써 실시간적 재구성을 가능하게하는 방법이다. 동적 부분 재구성에 대한 많은 연구를 통하여 게이트 수준의 부분 재구성이 가능하지만, 설계 복잡도가 큰 시스템을 설계시에 게이트 수준의 부분 재구성 방법은 부적적하다. 본 논문에서는 Xilinx에서 제고하는 버스 매크로를 사용하여 모듈 기반의 부분 재구성 기법에 대하여 기술하며, 곱셈기, 레지스터, 그리고 ripple carry adder로 구성된 회로에서 ripple carry adder를 carry lookahead adder로 재구성한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(1)
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• pp.47-50
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• 2004

In this paper, we implement an Elliptic Curve Cryptosystem(ECC) processor for DTCP. Because DTCP(Digital Transmission Content Protection) uses GF(p), where p is a 160-bit prime integer, we design a scalar multiplier based on GF(p). The scalar multiplier consists of a modular multiplier and an adder. The multiplier uses montgomery algorithm which is implemented with CSA(Carry-save Adder) and CLA(Carry-lookahead Adder). Our new scalar multiplier has been synthesized using Samsung 0.18 um CMOS technology and the maximum operation frequency is estimated 98 MHz, with the size about 65,000 gates. The resulting performance is 29.6 kbps, that is, it takes 5.4 msec to process a 160-bit data frame. We assure that this performance is enough to be used for digital signature, encryption/decryption, and key exchanges in real time environments.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (3)
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• pp.47-49
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• 2000

버퍼 캐쉬의 관리를 위해 많은 교체 정책들과 선반입 정책들이 연구되어져 왔다. 그러나, GNU/Linux를 포함한 많은 실제의 운영체제들은 일반적으로 Least Recently Used (LRU) 교체 정책을 사용한다. 본 논문에서는 끊임없이 적극적인 선반입이 이루어지는 가운데 버퍼관리와 선반입을 효율적으로 통합하는 SA-W2R 정책을 제안한다. 이 정책은 구현이 단순하여 실제 시스템에서 채택하기 용이하다. 이 정책은 기본적으로 버퍼 교체를 위하여 LRU 정책을 사용한다. 그러나 정책의 모듈성으로 인해 어떤 교체 정책도 이 정책에 적용될 수 있다. SA-W2R 정책에서는 선반입을 위해 오버헤드가 적어 일반적으로 많이 사용되는 LRU-One Block Lookahead(OBL) 정책을 사용한다. GNU/Linux 커널 버전 2.2.14에 구현된 SA-W2R 정책은 응용 프로그램의 실행 시간에 있어 현재 버전의 GNU/Linux 보다 최고 23%의 성능 향상을 보였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 춘계학술발표논문집 (하)
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• pp.837-840
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• 2002

본 논문에서는 해쉬 함수를 바탕으로 한 메시지 인증 코드 중의 하나인 MD5 를 하드웨어로 설계하였다. MD5 는 block-chained digest 알고리즘으로 64 단계의 동일한 단계 연산 구조를 가지므로 가장 기본적인 연산 한 단계를 구현하여 반복적으로 수행하는 구조로 설계하였다. 단계 연산구조 내에서는 연속된 32bit 덧셈 연산이 이루어지는데 기존의 CLA(carry-lookahead-adder)만을 사용하여 구현한 구조 대신 본 논문에서는 CSA(carry-save-adder)와 CLA 를 혼용하였다. 덧셈연산의 결과는 순서와 상관없기 때문에 연산자의 덧셈 순서를 리스케줄링 하였으며, 이는 기존의 CLA 만을 이용한 방법과 비교하여 최장지연 경로를 15% 줄여 훨씬 빠르게 연산을 수행하고, 전체 면적도 30%를 줄일 수 있었다. 결과적으로 본 논문에서 제안하는 구조는 지금까지 나온 어떤 MD5 프로세서 보다 작고 빠른 프로세서를 구현 할 수 있을 것으로 판단된다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2020년도 추계학술발표대회
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• pp.992-995
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• 2020

시각-언어 이동 작업은 에이전트가 주어진 지시를 따라 특정 실내 공간 내에서 목적 위치로 이동하는 작업이다. 시각-언어 이동 작업의 특성상 자연어 지시 속에 등장하는 랜드마크인 장소 정보를 인지하는 것은 작업을 수행하는 데 큰 도움이 된다. 본 논문에서는 환경을 구성하는 주요 장소 정보를 저장하기 위한 장소 미리보기 메모리를 제안한다. 에이전트는 장소 미리보기 메모리에 저장된 장소 정보를 고려하여 작업을 수행하게 된다. 본 논문에서는 Matterport3D 시뮬레이션 환경에서의 실험을 통해 R2R 벤치마크 데이터 집합에서 가장 높은 성능을 보였다.

• 전자공학회논문지CI
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• 제43권6호
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• pp.10-16
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• 2006

본 논문은 십진수 가산에서 속도 개선을 위한 가산 회로를 제안하였다. 속도 개선을 위한 방법으로 빠른 캐리 전달 방식으로 알려진 캐리 예견(carry loohahead) 회로를 사용하였다. 또한 빠른 십진 연산을 위해 입력식의 간략화 및 다이나믹 구조를 적용함으로서 가산 출력 지연시간을 줄였다. 제안된 회로의 가산기 구현에서 $0.18{\mu}m$ CMOS 공정을 이용한 타이밍 시뮬레이션측정 결과, 16 디지트 가산에 걸리는 최대 지연시간은 0.83 ns로 나타났다. 제안된 방법은 다른 십진 가산 방식과 비교했을 때 가산에 따른 지연시간이 작다.

• Journal of Construction Engineering and Project Management
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• 제3권4호
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• pp.5-11
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• 2013

Construction industry is overwhelmed by delay and often has suffered cost and time overrun. In this context, Last Planner System (LPS) has been considered as a very useful tool for the management of the construction process. Many previous studies have reported its effectiveness in construction performance. This study aims to evaluate the level of importance of the Last Planner processes in the Vietnam construction industry (VCI), and analyze the existing barriers when implementing these processes in construction management. These barriers were collected based on previous studies from International Group for Lean Construction (IGLC). A survey was carried out through questionnaire. The respondents are been experienced people in construction project management. There are four processes of LPS that were investigated including master schedule, phase schedule, lookahead plan, and weekly work plan. The results showed that master schedule is the most important item when performing a construction project in the VCI. The highest degree of agreement belongs to 'owner - contractor' pair with 77.1% importance indices; whereas the lowest belongs to 'consultants - contractors' pair with 63.8% importance indices. Eventually, three barrier factors were extracted from factor analysis technique with 62.2% of variance explained.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2002년도 정기총회 및 학술대회
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• pp.63-68
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• 2002

JPEG2000은 기존의 정지영상압축부호화 방식에 비해 우수한 비트율-왜곡(Rate-Distortion)특성과 향상된 주관적 화질을 제공하며 인터넷, 디지털 영상카메라, 이동단말기, 의학영상 등 다양한 분야에서 적용될 수 있는 새로운 정지영상압축 표준이다. 본 논문에서는 SoC(System on a Chip)설계를 고려한 JPEG2000 인코더의 구조를 제안하고 IP(Intellectual Property)를 설계 및 검증하였다. 구현된 JPEG2000 IP는 DWT(Discrete Wavelet Transform)블록, 스칼라양자화블록, EBCOT(Embedded Block Coding with Optimized Truncation)블록으로 구성되어 있다. IP는 모의실험을 통해 구현 구조에 대한 타당성을 검증하였고, 반도체설계자산연구센터에서 제시한 'RTL Coding Guideline'에 따라 HDL을 설계하였다. 특히, DWT블록은 구현시 많은 연산과 메모리 용량이 필요하므로 영상을 저장할 외부 메모리를 사용하였고, 빠른 곱셈과 덧셈연산을 위한 3단 파이프라인 부스곱셈기(3-state pipeline booth multiplier)와 캐리예측 덧셈기(carry lookahead adder)를 사용하였다. 설계된 JPEG2000 IP들은 삼성 0.35$\mu\textrm{m}$ 라이브러리를 이용하여 Synopsys사 Design Analyzer 틀을 통해 논리 합성하였으며, Xillinx 100만 게이트 FPGA칩에 구현하여 그 동작을 검증하였다. 또한, Hard IP 설계를 위해 Avanti사의 Apollo툴을 이용하여 Layout을 수행하였다.