• 한국정보통신학회논문지
• /
• 제8권2호
• /
• pp.484-493
• /
• 2004

본 논문은 초고주파 주파수 차이 검출기를 이용한 광파의 off-set 로킹에 대하여 설계 및 제작 실험 결과를 기술하였다. 두 광파를 비팅하여 중간 주파수인 1.5GHz 주파수 성분을 추출하고 이 값을 다시 1.5GHz 기준 발진기 주파수와 곱하여 차이주파수 성분을 추출한 후 주파수 차이 검출기를 이용하여 주파수 로킹을 시켰다. 상용화된 초고주파 부품을 사용하여 주파수 차이 검출기를 제작하였으며 1.55$\mu\textrm{m}$ 파장의 반도체 레이저의 발생 광파를 입력 광파와 1.5GHz의 주파수 off-set을 유지하면서 로킹이 이루어짐을 확인하였으며 로킹 범위는 320MHz이었다.

• Journal of Astronomy and Space Sciences
• /
• 제20권3호
• /
• pp.185-196
• /
• 2003

본 논문에서는 100㎓ 대역 우주전파 수신시스템의 국부발진시스템에 대한 설계연구를 다루었다. 이 시스템의 기본 발진기로는 온도변화에 따른 주파수 및 위상 안정도가 좋고, 컴퓨터 제어가 용이한 디지털 드라이버를 사용하는 YIG 발진기를 사용하였다. 전체 시스템은 YIG 발진기, 3체 배기, 고조파 믹서 및 triplexer 등의 부품을 사용하는 발진부와 정확하고 안정된 국부발진 주파수를 만들어 믹서로 인가될 수 있도록 하는 PLL 시스템으로 구분하여 설계되었다. 본 연구에서 설계된 국부발진 시스템은 PC를 사용해 자동 혹은 수동으로 국부발진 주파수를 lock 할 수 있도록 설계되었으므로 밀리미터파 대역의 단일 픽셀 수신기나 다중 픽셀 수신기에 활용될 수 있다.

• 한국소음진동공학회논문집
• /
• 제24권3호
• /
• pp.213-218
• /
• 2014

썬루프 버페팅 소음의 고유특성을 의미하는 속도에 따른 소음강도의 증-감쇠 현상을 살펴보고자, HSM(Hyundai simplified model) 형상에 대해서 유동소음 해석 프로그램인 STAR-CCM+을 통하여 전체 차속 범위에 걸쳐 시험과 비교 검토하였다. 차량 내부의 재질에 따른 압축성 효과 및 감쇠효과는 인공 압축성과 감쇠 보정 기법인 FRET(frequency response test)를 이용하였다. 시뮬레이션 결과는 특정 속도에서 나타나는 소음 강도의 증-감쇠 시험결과를 매우 잘 예측하였으며 최대 SPL 수치도 정확히 예측하였다. 이는 썬루프 개방에 의해 발생하는 전단면에서의 유동 박리 주파수를 유동 소음 해석인 STAR-CCM+가 전 차속에 걸쳐서 매우 잘 예측하고 있음을 나타낸다.

• 대한전자공학회논문지TC
• /
• 제42권7호
• /
• pp.35-40
• /
• 2005

본 논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${\Delta}{\sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였다. Fractional Spur를 줄이기 위해서 3차 ${\Delta}{\sum}$ modulator를 사용하였다. 그리고 VCO, Divider by 8 Prescaler, PFD, 및 Charge Pump는 0.25um CMOS공정으로 제작되었으며, 루프 필터는 외부 컴포넌트를 이용한 3차RC 필터로 제작되었다. 그리고 Fractional-N 분주기와 3차 ${\Delta}{\sum}$ modulator는 VHDL 코드로 작성되었으며 Xilinx Spartan2E을 사용한 FPGA 보드로 구현되었다. 측정결과 PLL의 출력 전력은 약 -11dBm이고, 위상노이즈는 100kHz offset 주파수에서 -77.75dBc/Hz이다. 최소 주파수 간격은 10kHz이고, 최대 주파수 천이는 10MHz이고, 최대 주파수 변이 조건에서 고착시간은 약 800us이다.

• 한국전자파학회논문지
• /
• 제25권9호
• /
• pp.903-911
• /
• 2014

본 논문에서는 광대역 수신기에서 고속으로 동작하며, 위상 잡음의 크기와 형태를 개선한 이중 PLL 구조 주파수 합성기를 제안한다. 위상 잡음 및 불요신호의 개선을 위해 두 번째 PLL의 기준 주파수로 사용되는 첫 번째 PLL의 출력주파수를 변경하였다. 6.5~8.5 GHz에서 동작하며, 디지털 NCO(Numerically Controlled Oscillator)와 연계하여 주파수 해상도 1 Hz를 만족하는 주파수 합성기를 설계하였고, 제작된 주파수 합성기는 동조속도 60 us 이내로 동작하며, 출력 전력은 약 -3 dBm 이상, 위상 잡음은 10 kHz offset에서 -95 dBc/Hz 이하를 만족한다.

• 전자공학회논문지SC
• /
• 제44권1호
• /
• pp.74-84
• /
• 2007

본 논문에서는 기존의 DLL 지연 시간 잠금 범위를 확장하기 위해 새로운 이중 루프 DLL을 제안하였다. 제안한 DLL은 Coarse_loop와 Fine_loop를 포함하고 있으며, 와부 클럭과 2개의 내부 클럭 사이의 초기 시간차를 비교하여 하나의 루프를 선택하여 동작하게 된다. 2개의 내부 클럭은 VCDL의 중간 출력 클럭과 최종 출력 클럭이며 두 클럭의 위상차는 $180^{\circ}$이다. 제안한 DLL은 일반적인 잠금 범위 밖에 있을 경우 Coarse_loop를 선택하여 잠금 범위 안으로 이전 시킨 후 Fine_loop에 의하여 잠금 상태가 일어난다. 따라서 제안한 DLL은 harmonic lock이 일어나지 않는 한 항상 안정적으로 잠금 과정이 일어날 수 있게 된다. 제안한 DLL이 사용하는 VCDL은 두 개의 제어 전압을 받아 지연 시간을 조절함으로 일반적인 다 적층 currentstarved 형태의 인버터 대신에 TG 트랜지스터를 이용하는 인버터를 사용하여 지연 셀을 구성하였다. 새로운 VCDL은 종래의 VCDL에 비하여 지연시간 범위가 더욱 확장되었으며, 따라서 제안한 DLL의 잠금 범위는 기존의 DLL의 잠금 범위보다 2배 이상 확장되었다. 본 논문에서 제안한 DLL 회로는 0.18um, 1.8V TSMC CMOS 라이브러리를 기본으로 하여 설계, 시뮬레이션 및 검증하였으며 동작 주파수 범위가 100MHz${\sim}$1GHz이다. 또한, 1GHz에서 제안한 DLL의 잠금 상태에서의 최대 위상 오차는 11.2ps로 높은 해상도를 가졌으며, 이때 소비 전력은 11.5mW로 측정되었다.

• 한국소음진동공학회:학술대회논문집
• /
• 한국소음진동공학회 2009년도 춘계학술대회 논문집
• /
• pp.476-476
• /
• 2009

Periodic vortex separations generate periodic vertical forces acting on a trailing edge of an airfoil. When a natural frequency of the trailing edge of the airfoil is close to a vortex shedding frequency, an amplitude of the edge oscillation becomes maximal; it makes intensive noise called singing. Motion of the trailing edge may also feedback to the vortex shedding so that self-sustained oscillation appear, and a resonant frequency is locked in some interval of the speed of the incident flow. In this study, a theoretical model is proposed and applied for modeling an airfoil singing. Results are compared with experimental measurements which are carried out in an anechoic wind tunnel.

• 한국소음진동공학회논문집
• /
• 제20권2호
• /
• pp.115-121
• /
• 2010

Periodic vortex separations generate periodic vertical forces acting on a trailing edge of an airfoil. When a natural frequency of the trailing edge of the airfoil is close to a vortex shedding frequency, an amplitude of the edge oscillation becomes maximal; it makes intensive noise called singing. Motion of the trailing edge may also feedback to the vortex shedding so that self-sustained oscillation appears, and a resonant frequency is locked in some interval of the speed of the incident flow. In this study, a theoretical model is proposed and applied for modeling an airfoil singing. Results are compared with experimental measurements which are carried out in an anechoic wind tunnel.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
• /
• pp.267-269
• /
• 2007

PLL(Phase Locked Loop) are widely used circuit technique in modern electronic systems. In this paper, We propose the low voltage and high speed PLL. We design the PFD(Phase Frequency Detector) by using TSPC (True Single Phase Clock) circuit to improve the performance and solve the dead-zone problem. We use CP(Charge Pump} and LP(Loop filter) for Negative feedback and current reusing in order to solve current mismatch and switch mismatch problem. The VCO(Voltage controlled Oscillator) with 5-stage differential ring oscillator is used to exact output frequency. The divider is implemented by using D-type flip flops asynchronous dividing. The frequency divider has a constant division ratio 32. The frequency range of VCO has from 200MHz to 1.1GHz and have 1.7GHz/v of voltage gain. The proposed PLL is designed by using 0.18um CMOS processor with 1.8V supply voltage. Oscillator's input frequency is 25MHz, VCO output frequency is 800MHz and lock time is 5us. It is evaluated by using cadence spectra RF tools.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1998년도 추계종합학술대회 논문집
• /
• pp.1097-1100
• /
• 1998

In this paper, the PLL(Phase-Locked Loops) for low voltage and high speed operation is described. In other to obtaining above objects, new CMOS circuit technologies have been used in the each block circuit of PLL. It operates with a lock range from 110 up to 700 MHz and has a peak to peak jitter of 50 ps at operating frequency of 250 MHz. It was fabricated in a $0.6\mu\textrm{m}$ CMOS technology and dissipated 45 mW from a single 3.3V.