• JSTS:Journal of Semiconductor Technology and Science
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• 제6권2호
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• pp.61-67
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• 2006

We fabricate local damascene FinFET cell array in sub-60nm feature sized DRAM. The local damascene structure can remove passing-gate-effects in FinFET cell array. p+ boron in-situ doped polysilicon is chosen for the gate material, and we obtain a uniform distribution of threshold voltages at around 0.7V. Sub-threshold swing of 75mV/d and extrapolated off-state leakage current of 0.03fA are obtained, which are much suppressed values against those of recessed channel array transistors. We also obtain a few times higher on-state current. Based on the improved on- and off-state current characteristics, we expect that the FinFET cell array could be a new mainstream structure in sub-60nm DRAM devices, satisfying high density, low power, and high-speed device requirements.

• Transactions on Electrical and Electronic Materials
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• 제6권5호
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• pp.225-228
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• 2005

In this work, we studied the optimized copper thickness in Cu ECP (Electrochemical Plating). In order to select an optimized Cu ECP thickness, we examined Cu ECP bulge (bump, hump or over-plating amount), Cu CMP dishing and electrical properties of via hole and line trench over dual damascene patterned wafers split into different ECP Cu thickness. In the aspect of bump and dishing, the bulge increased according as target plating thickness decreased. Dishing of edge was larger than center of wafer. Also in case of electrical property, metal line resistance distribution became broad gradually according as Cu ECP thickness decreased. In conclusion, at least $20\%$ reduced Cu ECP thickness from current baseline; $0.8\;{\mu}m$ and $1.0\;{\mu}m$ are suitable to be adopted as newly optimized Cu ECP thickness for local and intermediate layer.

• Korean Chemical Engineering Research
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• 제52권1호
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• pp.26-39
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• 2014

전자 소자의 구리 금속 배선은 전해 도금을 포함한 다마신 공정을 통해 형성한다. 본 총설에서는 배선 형성을 위한 구리 전해 도금 및 수퍼필링 메카니즘에 대해 다루고자 한다. 수퍼필링 기술은 전해 도금의 전해질에 포함된 유기 첨가제의 영향에 의한 결과이며, 이는 유기 첨가제의 표면 덮임율을 조절하여 웨이퍼 위에 형성된 패턴의 바닥 면에서의 전해 도금 속도를 선택적으로 높임으로써 가능하다. 소자의 집적도를 높이기 위해 금속 배선의 크기는 계속적으로 감소하여 현재 그 폭이 수십 nm 수준으로 줄어들었다. 이러한 배선 폭의 감소는 구리 배선의 전기적 특성 감소, 신뢰성의 저하, 그리고 수퍼필링의 어려움 등 여러 가지 문제를 야기하고 있다. 본 총설에서는 상기 기술한 문제점을 해결하기 위해 구리의 미세 구조 개선을 위한 첨가제의 개발, 펄스 및 펄스-리벌스 전해 도금의 적용, 고 신뢰성 배선 형성을 위한 구리 기반 합금의 수퍼필링, 그리고 수퍼필링 특성 향상에 관한 다양한 연구를 소개한다.

• 마이크로전자및패키징학회지
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• 제31권2호
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• pp.54-62
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• 2024

SICM (scanning ion conductivity microscopy)은 nanopipette이 시료에 접근하게 되면서 tip에 인가되는 전류값의 변화가 발생하는데, 이를 이용하여 시료의 표면 형상을 측정하는 분석기술이다. 본 연구는 SICM mapping의 기본이 되는 tip과 시료 간의 거리에 의한 전류 반응곡선인 approach curve에 대해 연구한 결과를 담고 있다. Approach curve에 대해 우선 시뮬레이션 해석을 진행하였으며, 이를 기반으로 실험을 병행하여 이 둘 사이의 반응 곡선 차이를 분석하였다. 시뮬레이션 해석을 통해 tip과 시료와의 거리가 tip 내경의 절반 이하로 가까워지면서 current squeezing 효과를 확인할 수 있었다. 하지만, 시뮬레이션에 반영된 단순 이온 통로 감소에 의한 전류밀도 감소는 실제 실험을 통해 측정된 current squeezing 효과에 비해 훨씬 작은 것으로 측정되었다. 이는 나노 스케일의 매우 좁은 통로에서 이온전도도는 확산계수에 의한 단순 Nernst-Einstein 관계를 따르는 것이 아니라, tip과 시료가 만들어 내는 벽면에서의 유체역학적 유동 저항성을 고려하는 것이 추가로 필요할 것으로 보인다. 향후 이러한 SICM 측정은 전기화학 표면 반응성을 분석하는 SECM (scanning electrochemical microscopy) 측정기술과 통합되어 SECM 측정 한계를 보완될 수 있을 것으로 기대된다. 그렇게 되면, 반도체 배선 공정 및 패키징 공정에 사용되고 있는 다양한 패턴 형상에서 무전해 도금의 촉매 반응과 전기도금에서 유기첨가제 작용의 국부적 차이를 직접적으로 측정하는 것이 가능하게 될 것으로 기대된다.