• 대한전자공학회논문지SD
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• 제46권7호
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• pp.1-6
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• 2009

본 논문은 DRAM에서 DBI (Data Bus Inversion)를 이용한 새로운 방식의 High Speed 아키텍쳐를 설명하고자한다. DBI는 SSO와 LSI와 같은 잘 알려진 문제를 감소시키기 위한 방식중의 하나이다. 본 논문에서는 Analog Majority Voter(AMV), DBI Flag에 의한 GIO 제어회로, 새로운 SSO Algorithm과 같은 많은 아키텍쳐들이 Data Bus의 천이(Toggle) 개수를 줄이기 위해서 제안되었다. DBI Flag에 의해 GIO데이터 반전 여부를 결정되기 때문에 파워 소모가 감소될 수 있고, 데이터 Eye diagram도 40ps이상 증가될 수 있게 되었다. 제안된 DBI Scheme을 이용하였을 때 High speed 동작에서 거의 안정한 SI특성을 얻을 수 있게 됐다. 90nm CMOS Technology를 이용하여 제조되었다.

• International Journal of Railway
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• 제9권2호
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• pp.36-40
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• 2016

TETRA communication system is very versatile system which can transmit voice + data and packet data optimized. Direct mode operation permits to connect between mobiles when mobile stain is out of coverage of networks. It can be more secure communication channel for railway signaling systems. Railway signaling systems use many of wayside signal equipment, which require many maintenance efforts and budget. Many railway authorities want to reduce and replace the wayside equipment. Radio based signaling systems are one of candidate for replacing the conventional signaling systems. The radio based signaling systems can replace track circuit and wayside signal. The radio systems permit to connect between control centers and trains. The radio systems have to ensure high quality of the connectivity more or equal to the existed track circuits. We studied the application of TETRA systems for railway radio systems for bridging between train control centers and trains. We provide an operation scenario for radio based train control system to ensure the safety require to the existed trains control system and satisfied the existed operational availability. We showed the data transmission speed, maximum bit error rate, and data coding for the radio-based signal system using TETRA systems.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.79-85
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• 2009

본 논문은 $0.18{\mu}m$ CMOS 공정을 이용하여 3.2 Gb/s serial link receiver를 설계하였다. High-speed links의 performance를 제한하는 가장 큰 요소는 transmission channel bandwidth, timing uncertainty가 있다. 이러한 문제점을 해결하기 위한 방법으로 multi-level signaling(4-PAM)을 이용하였다. 추가적으로 전송속도를 높이고 BER를 낮추기 위한 방법으로 current-mode amplifier, CML sampling latch를 사용하였다. 4-PAM receiver의 최대 데이터 전송속도는 3.2 Gb/s이다. BER은 $1.0{\times}10^{-12}$ 이하이며 chip size는 $0.5\;{\times}\;0.6\;mm^2$이고 1.8 V supply voltage에서 49mA current를 소모한다.

• 한국철도학회논문집
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• 제9권5호
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• pp.601-605
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• 2006

Reliability of the Railway signaling system which is safety critical is determined by reliability of hardware and software. Reliability of hardware is easily predicted and demonstrated through lots of different studies and environmental tests, while that of software is estimated by the iterative test outcomes so estimates of reliability will depend on the inputs. Combinations of inputs to and outputs from the software may be mostly combinatoric and therefore all the combinations could not be tested. As a result, it has been more important to calculate reliability by means of a simpler method. This paper identifies the reliability prediction equation applicable to reliability prediction for railway signaling system software, and performs the simulation of onboard equipment of automatic train control for high speed train to review reliability prediction and validity.

• 대한전자공학회논문지SD
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• 제44권6호
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• pp.89-93
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• 2007

본 논문은 3.3V, $0.35{\mu}m$ CMOS 기술을 이용하여 I/O 인터페이스를 설계, 검증하였다. LVDS (low-voltage differential signaling)는 차동전송 방식과 저 전압의 스윙으로 저 전력 고속의 데이터를 전송할 수 있다. 본 논문은 기존의 차동증폭기나 감지 증폭기를 사용한 LVDS와 달리 telescopic 증폭기를 이용하여 2.3 Gbps의 빠른 전송속도를 갖는 LVDS 고속 인터페이스를 구현하였다. LVDS의 표준을 모두 충족하였고 25.5mW의 전력소모를 갖는다. 이 회로는 삼성 $0.35{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.25-32
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• 2013

고속 저전력 모바일 응용분야를 위한 1.8V 2-Gb/s scalable low voltage signaling (SLVS) 송신단을 제안한다. 제안하는 송신단은 데이터 전송을 위한 4-lane 송신단, 소스 동기 클록 방식을 위한 1-lane 송신단, 그리고 8-phase 클록 발생기로 구성된다. 제안하는 SLVS 송신단은 50 mV에서 650 mV의 출력 전압 범위를 가지며 고속 동작 모드와 저전력 모드를 제공한다. 또한, signal integrity를 개선하기 위한 출력 드라이버의 임피던스 교정 기법이 제안된다. 제안하는 SLVS 송신단은 1.8 V의 공급 전압을 가지는 0.18-${\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 구현된다. 구현된 SLVS 송신단의 데이터 jitter의 시뮬레이션 결과는 2-Gb/s의 데이터 전송속도에서 8.04 ps이다. 1-lane을 위한 SLVS 송신단의 면적과 전력소모는 각각 $422{\times}474{\mu}m^2$와 5.35 mW/Gb/s이다.

• 전기학회논문지
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• 제67권3호
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• pp.467-473
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• 2018

R-Bar(Overhead Rigid Conductor system) is being developed for the high-speed in Europe because it has an advantage of cross section area reduction of tunnel compared with OCS (Overhead Catenary Line). Because there are lots of underground sections and mountains in korea, it is necessary to develop the R-Bar for a high-speed line. In this study, a method on speed-up of transition section between OCS and R-Bar is proposed. The commercial program, DAFUL, is used to predict a dynamic characteristics between Overhead Line and pantograph. The program is evaluated according to EN 50318 which is the European Norm for evaluation of the program. Using the evaluated modeling and method, a method for the max. speed of 250 km/h of transition section is proposed.

• 전기전자학회논문지
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• 제20권3호
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• pp.285-290
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• 2016

고속 인터페이스에서 채널 대역폭에 의해 생기는 ISI는 최대 데이터 전송속도를 제한한다. ISI를 제거하는 가장 보편적인 기술로 DFE가 있다. 빠른 데이터 송수신을 위해서는 DFE가 효과적으로 ISI를 제거하는 것도 중요하지만 피드백 지연 등을 완화시켜 회로 자체의 최대 동작 주파수도 증가시켜야 한다. 또한, 싱글 엔디드 시그널링에서는 DFE가 ISI뿐만이 아닌 고주파 잡음도 효과적으로 제거하여야 한다. 한편, 데이터 전송 속도가 올라감에 따라 늘어 나는 ISI 및 고주파 잡음을 제거하기위한 DFE 구성품의 수가 증가한다. 이는 곧 추가의 전력소모를 야기하므로 고속 동작뿐만 아니라 저전력 동작도 주목할 필요가 있다. 본 논문에서는 ISI와 고주파 잡음을 효과적으로 제거하는 고속 DFE 및 저전력으로 동작하는 DFE의 동작 방식과 이들이 갖고 있는 장단점을 소개한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.731-734
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• 2005

In this study, the design of advanced LVDS(Low Voltage Differential Signaling) I/O interface circuit with new structural low triggering ESD (Electro-Static Discharge) protection circuit was investigated. Due to the differential transmission technique and low power consumption at the same time. Maximum transmission data ratio of designed LVDS transmitter was simulated to 5Gbps. And Zener Triggered SCR devices to protect the ESD phenomenon were designed. This structure reduces the trigger voltage by making the zener junction between the lateral PNP and base of lateral NPN in SCR structure. The triggering voltage was simulated to 5.8V. Finally, we performed the layout high speed I/O interface circuit with the low triggered ESD protection device in one-chip.

• 한국통신학회논문지
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• 제35권5B호
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• pp.809-815
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• 2010

본 논문은 백플레인 채널을 통과하는 40 Gb/s 이상의 고속 신호 전송에 필요한 적응 등화기를 위한 구조와 알고리즘을 제안한다. 제안된 적응 DFE는 고속 수렴과 낮은 계산 복잡도를 갖는다. 40 Gb/s 시뮬레이션은 적응 등화기가 40 인치까지의 백플레인 스트립 라인을 위한 IEEE 802.3ba 요구사항을 만족하는 것을 보여준다.