• 한국통신학회논문지
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• 제28권12C호
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• pp.1182-1191
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• 2003

본 논문에서는 H.264의 정수 변환 모듈, 양자화 모듈, 역양자화 모듈, 정수 역변환 모듈에 대한 하드웨어 구조를 제안한다. 새로운 동영상 압축기술인 H.264의 전체 구성 중에서 핵심 부분인 동영상 데이터의 영역 변환 및 양자화 기능들을 하드웨어로 설계할 수 있도록 알고리즘을 기술하고, 저전력 설계를 위하여 하드웨어 사이즈를 최소화하도록 구조를 정하였다. 구현된 전체 모듈들은 PCI 인터페이스를 통한 Altera APEX-II FPGA 구성과 삼성 STD130 0.18um CMOS Cell Library를 이용하여 각각 합성하고 검증하였다. 이렇게 검증된 구조의 성능은 ASIC으로 구현하였을 경우 최대 동작 주파수가 100MHz이며, QCIF의 사이즈 기준으로 초당 최대 1295 프레임의 계산을 수행할 수 있으며, 이는 하드웨어 기반의 H.264 실시간 부호화기를 설계하기에 적합한 구조임을 보여준다.

• 한국정보과학회논문지:시스템및이론
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• 제30권11호
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• pp.663-674
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• 2003

범프 매핑은 복잡한 모델링 과정 없이 기하 매핑을 통하여 땅콩 껍질의 돌기와 같은 객체 표면의 세밀한 부분을 표현해내는 기법이다. 그러나 이 기법은 법선 벡터 쉐이딩과 같은 상당한 복잡도를 가진 연산을 픽셀 당 처리해줘야 하므로, 이의 하드웨어 구현은 상당한 비용을 필요로 한다. 본 논문에서는 극 좌표계를 이용한 새로운 범프 매핑 알고리즘 및 하드웨어 구조를 제안한다. 이는 참조 공간으로의 변환을 위한 새로운 벡터 회전 방식과 연산이 최소화된 조명 계산 방식을 갖는 구조로, 기존의 구조에 비해 범프 매핑을 효과적으로 수행한다. 결과적으로 제안하는 구조는 범프 매핑에 필요한 연산 및 하드웨어를 상당량 줄였다.

• 한국정보통신학회논문지
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• 제11권5호
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• pp.926-932
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• 2007

본 논문에서는 임베디드 암호모듈을 내장한 네트워크프로세서의 고속 VPN 설계 방법에 대해서 알아본다. VPN을 구현할 수 있는 제품은 방화벽시스템(Firewall), 라우터, 인터넷 게이트웨이, 원격 접속 서버(Remote Access Server), Windows NT Server, VPN 전용 장치 그리고 VPN 소프트웨어 등을 들 수 있지만, 현재까지 어떤 제품 그리고 기술도 지배적인 방법으로 대두되지는 않고 있다. 국내외적으로 수십Giga급 이상의 VPN 보안장비와 관련된 체계화된 이론의 부족으로 인하여 관련된 연구는 많이 부족한 현실이며, 체계적이고 전문적인 연구를 수행하기 위해서는 많은 연구 활동이 필요하다. 결과적으로 향후 차세대 초고속 네트워크에서의 정보보호와 효과적인 네트워크 자원을 활용하기 위해서는 반드시 수십Giga급 이상의 VPN 보안장비에 대한 연구가 활발히 진행되리라 예상된다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.472-475
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• 2005

This paper present a robot controller developed for shipbuilding yard. Since shipbuilding process handles large work pieces and has dusty and noisy environment, the developed controller has separated architecture into main control part and servo control part. Main control part is located in control room while servo control part is located near robot with work pieces. Commutation between two parts is done through SynqNet and RS485. Air purging system is adapted to servo control part for better reliability. We aimed open architecture in both hardware and software architecture. For open hardware architecture, we employed Compact PCI (cPCI) because it is widely used bus system and very reliable. Since lots of commercial boards are available with cPCI interface, upgrade and reconfiguration is easy. For open software architecture, Windows XP�� Embedded is selected as operating system (OS), because it is very popular OS and most hardware vender supports device driver for the windows XP.

• 한국컴퓨터그래픽스학회논문지
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• 제23권3호
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• pp.55-64
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• 2017

본 논문에서는 실시간 모바일 레이트레이싱에서 사실적인 그림자를 생성하기 위한 새로운 그림자 생성 기법을 제시한다. 일반적으로 레이트레이싱에서는 그림자 광선을 샘플링 하여 부드러운 그림자를 생성한다. 지금까지 이런 생성 방법은 처리해야 할 광선의 수를 증가시키기 때문에 성능 저하의 요인이 되어왔다. 제안하는 소프트 쉐도우 생성 기법과 하드웨어 구조는 선택적 그림자 생성과 삼각형 주소 캐싱을 통해 샘플링에 의한 성능 저하를 최소화시킴으로써 이런 문제를 해결하였다. 제안된 하드웨어 구조는 모바일 레이트레이싱 하드웨어에 통합 가능한 수준이며, FPGA상에서 성능 평가 되었다. 평가 결과 제안된 기법의 성능은 4, 8, 그리고 16 샘플에 대해서 이전 기법 대비 평균 40%, 50% 그리고 56% 수준으로 향상 되었으며, 우리는 제안된 하드웨어 구조를 통해 실시간으로 소프트 쉐도우를 생성할 수 있음을 확인하였다.

• 대한의용생체공학회:의공학회지
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• 제28권3호
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• pp.423-428
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• 2007

Programmable FIR filters are used in various signal processing tasks in medical ultrasound imaging, which are one of the major factors increasing hardware complexity. A widely used method to reduce the hardware complexity of a programmable FIR filter is to encode the filter coefficients in the canonic signed digit (CSD) format to minimize the number of nonzero digits (NZD) so that the multipliers for each filter coefficients can be replaced with fixed shifters and programmable multiplexers (PM). In this paper, a new structure for programmable FIR filters with a improved frequency response and a reduced hardware complexity compared to the conventional shift-and-add architecture using PM is proposed for implementing a very small portable ultrasound scanner. The CSD codes are optimized such that there exists at least one common nonzero digit between neighboring coefficients. Such common digits are then implemented with the same shifters. For comparison, synthesisable VHDL models for programmable FIR filters are developed based on the proposed and the conventional architectures. When these filters have the same hardware complexity, pass-band ana stop-band ripples of the proposed filter are lower than those of the conventional filter by about $0.01{\sim}0.19dB$ and by about $5{\sim}10dB$, respectively. For the same filter performance, the hardware complexity of the proposed architecture is reduced by more than 20% compare to the conventional SaA architecture.

• 한국통신학회논문지
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• 제39C권11호
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• pp.1094-1103
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• 2014

본 논문에서는 항공전자 아키텍처 발전 동향을 조사하고 최신 항공전자 아키텍처 주요 특징을 파악한다. 이를 토대로 향후 국내 항공기 항공전자 성능개량과 미래 항공기 개발에 적용할 수 있는 통합 모듈형 항공전자(IMA: Integrated Modular Avionics) 시스템 아키텍처를 IMA Core 시스템 중심으로 제안한다. 제안된 아키텍처 시스템의 구현 가능성을 판단하기 위해 공통하드웨어 모듈과 IMA 소프트웨어를 적용한 IMA Core 시스템 프로토타입(Prototype)을 개발하였다. 본 프로토타입 개발을 통해 IMA 시스템 제작 시, 공통하드웨어 모듈을 적용하면 기존방식에 비해 시간과 비용을 줄이고 시스템 구성 하드웨어 모듈의 종류를 감소시켜 성능개량 및 정비성 향상에 기여함을 확인하였다. 또한, IMA 소프트웨어에서 제공하는 통합처리 기능을 사용할 경우, 여러 항공전자 소프트웨어 기능을 단일 프로세싱 모듈에서 처리함으로써 필요 하드웨어 수를 감소시키고 시스템 무게, 부피, 전력소모를 감소시킬 수 있음을 확인하였다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2003년도 춘계학술발표대회논문집
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• pp.14-18
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• 2003

This paper presents the pipeline architecture for the low and column address generator of 2D DCT/IDCT(Discrete Cosine Transform/Inverse Discrete Cosine Transform). For the real time process of image data, it is required that high speed operation and small size hardware In the proposed architecture, the area of hardware is reduced by using the DA(distributed arithmetic) method and applying the concepts of pipeline on the parallel architecture. As a results, the designed pipeline of the low and column address generator for 2D DCT/IDCT architecture is implemented with an efficiency and high speed compared as the non-pipeline architecture. And the operation speed is improved about 50％ up. The design for the proposed pipeline architecture of DCT/IDCT is coded using VHDL.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1553-1557
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• 2004

임베디드 하드웨어 유전자 알고리즘을 위한 실시간 처리 시스템을 설계하였다. 제안된 시스템은 유전자 알고리즘의 기본 모듈인 selection, crossover, 및 mutation과 evaluation을 병행적으로 동작시키기 위해서 이중 프로세서로 구현하였다. 구현된 시스템은 두개의 Xscale 프로세서와 진화 하드웨어가 내장된 FPGA 로 구성되었다. 또한 본 시스템은 유전자 알고리즘의 기본 모듈 수행이 두 개의 프로세서에 자동으로 균등 배분되는 구조를 지니고 있어, 유전자 알고리즘 처리의 효율성을 극대화 할 수 있다. 제안된 임베디드 하드웨어 유전자 알고리즘 처리 시스템은 임베디드 리눅스 운영체제에서 수행되며 진화 하드웨어에서 실시간으로 처리된다. 또한 제안된 이중 프로세서의 각 프로세서 모듈은 동일한 구조로 가지고 있으므로 여러 개의 모듈을 직렬 연결하여 빠른 하드웨어 유전자 알고리즘 실시간 처리에 그대로 사용될 수 있다.

• 한국멀티미디어학회논문지
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• 제15권1호
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• pp.81-86
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• 2012

본 논문은 하드웨어 곱셈 연산을 최적화 한 리프팅 기반의 9/7 웨이블릿 필터의 VLSI 구조를 제안한다. 제안하는 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기법과 달리 웨이블릿 계수에 패턴 탐색 기법의 Lef$\grave{e}$vre 알고리즘을 적용하였으며, MCM(Multiple constant multiplication)과 폴딩 방식을 9/7 DWT 필터에 적용하여 효율적으로 하드웨어 설계가 이루어 질수 있도록 제안하였다. 이러한 구조는 하드웨어 자원을 100% 활용하는 이점을 지니며, 이전의 성능에 비해 화질 열화 없이 단순한 하드웨어 구조, 속도, 면적, 전력소모 측면에서 효율적이다. 비교 실험을 위해 Verilog HDL을 통해 구현하였으며, $0.18{\mu}m$ CMOS 공정의 스탠다드 셀을 이용하여 합성하였다. 제안한 구조를 기존의 구조와 200MHz의 합성 타겟 클럭 주파수에서 비교하였을 때 면적, 전력소모 측면에서 60.1%, 44.1% 감소하였으며, 이를 통해 이전의 리프팅 기법에 비해 하드웨어 구현에 보다 최적화된 구조임을 보여준다.