• 한국정보통신학회논문지
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• 제13권2호
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• pp.348-354
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• 2009

본 논문은 p-MOS 트랜지스터에서 음 바이어스 온도 불안정(NBTI) 전류 스트레스 인가에 의해서 드레인 전류, 문턱 전압, 문턱 전압아래 기울기, 게이트유기 드레인 누설(GIDL) 전류가 변화하는 열화특성을 측정하고 분석하였다. 스트레스 시간, 온도와 전계 의존에 연관된 열화 크기는 실리콘/산화막 계면에서 계면 트랩 생성에 좌우된다는 것으로 나타났다. 문턱 전압의 변화와 문턱 전압아래 기울기 사이에 상관관계로부터, 소자 열화에 대한 중요한 메카니즘이 계면 상태의 생성과 관련이 있다는 것을 분석하였다. GIDL 측정 결과로부터, NBTI 스트레스에 기인한 계면상태에서 전자 정공쌍의 생성이 GIDL 전류의 증가를 가져온다. 그러므로 초박막 게이트 산화막 소자에서 NBTI 스트레스 후에 GIDL 전류 증가를 고려하여 야만 한다. 또한, 신뢰성 특성과 dc 소자 성능을 동시에 고려함이 초고집적 CMOSFET의 스트레스 공학기술에서 상당히 필수불가결하다.

• 대한전자공학회논문지TC
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• 제43권10호
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• pp.90-97
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• 2006

본 논문에서는 cascode 구조에 shunt peaking 기술을 접목시킨 밀리미터파 광대역 amplifier를 설계 및 제작하였다. 밀리미터파 광대역 cascode amplifier의 설계 및 제작을 위해서 $0.1{\mu}m\;{\Gamma}-gate$ GaAs PHEMT와 CPW 및 passive library를 개발하였다. 제작된 PHEMT는 최대 전달 컨덕턴스는 346.3 mS/mm, 전류이득 차단 주파수 ($f_T$)는 113 GHz, 그리고 최대공진 주파수($f_{max}$)는 180 GHz의 특성을 갖고 있다. 설계된 cascode amplifier는 회로의 발진을 막기 위해서 저항과 캐패시터를 common-rate 소자의 드레인에 병렬로 연결하였다. 대역폭의 확장 및 gain의 평탄화를 위해 바이어스 단들에 short stub 및 common-source 소자와 common-gate 소자 사이에 보상 전송선로를 삽입하고 최적화하였으며, 입출력 단은 광대역 특성을 갖는 정합회로로 설계하였다. 제작된 cascode amplifier의 측정결과, cascode 구조에 shunt peaking 기술을 접목시킴으로써 대역폭을 확장 및 gain을 평탄화 시킬 수 있다는 것을 확인하였다. 3 dB 대역폭은 34.5 GHz ($19{\sim}53.5GHz$)로 광대역 특성을 얻었으며, 3 dB대역 내에서 평균 6.5 dB의 $S_{21}$ 이득 특성을 나타내었다.

• 한국진공학회지
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• 제18권4호
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• pp.302-309
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• 2009

쇼트키 장벽 관통 트랜지스터에 실리콘 나노점을 부유 게이트로 사용하는 비휘발성 메모리 소자를 제작하였다. 소스/드레인 영역에 어븀 실리사이드를 형성하여 쇼트키 장벽을 생성하였으며, 디지털 가스 주입의 저압 화학 기상 증착법으로 실리콘 나노점을 형성하여 부유 게이트로 이용하였다. 쇼트키 장벽 관통 트랜지스터의 동작 상태를 확인하였으며, 게이트 전압의 크기 및 걸어준 시간에 따른 트랜지스터의 문턱전압의 이동을 관찰함으로써 비휘발성 메모리 특성을 측정하였다. 초기 ${\pm}20\;V$의 쓰기/지우기 동작에 따른 메모리 창의 크기는 ${\sim}5\;V$ 이었으며, 나노점에 충분한 전하 충전을 위한 동작 시간은 10/50 msec 이었다. 그러나 메모리 창의 크기는 일정 시간이 지난 후에 0.4 V로 감소하였다. 이러한 메모리 창의 감소 원인을 어븀 확산에 따른 결과로 설명하였다. 본 메모리 소자는 비교적 안정한 쓰기/지우기 내구성을 보여주었으나, 지속적인 쓰기/지우기 동작에 따라 수 V의 문턱전압 이동과 메모리 창의 감소를 보여주었다. 본 실험 결과를 가지고 실리콘 나노점 부유게이트가 쇼트키 장벽 트랜지스터 구조에 접목 가능하여 초미세 비휘발성 메모리 소자로 개발 가능함을 확인하였다.

• 대한전자공학회논문지SD
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• 제42권4호
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• pp.1-8
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• 2005

소오스와 드레인 근처에 포켓이온이 주입된 halo구조의 MOSFET에서 전송자의 이동도 감소는 포켓이온주입의 조건에 따라 이온화된 불순물의 증가에 따른 쿨롱(Coulomb) 산란율의 증가에 의한 이동도의 감소량보다 큰 이동도의 감소가 관측될 수 있다. 게이트 바이어스에 대한 이동도의 특성변화도 기존의 일차적인 쿨롱산란의 증가효과에 의한 해석과 비교하여 상이한 결과가 나타날 수 있음이 실험적으로 확인되고 있다. 본 연구에서는 포켓이온 주입에 의하여 쿨롱산란원이 되는 유효불순물 농도의 증가에 따른 일차적인 이동도의 감소효과를 벗어난 이동도 특성을 분석하여 이동도의 감소현상을 일반적으로 설명할 수 있는 개선된 해석적 모델을 제시하였다. 해석적인 결과를 도출하기 위하여 일차원 영역구분의 근사방법을 적용한 결과, 포켓이온 주입에 의하여 포논산란율 및 표면산란율(surface roughness scattering rate)의 증가도 이동도감소에 기여함이 보여 졌다. 채널의 전송자분포가 드레인 전류에 영향을 미치게 되므로 포켓이온에 의해 유발된 전송자분포의 효과를 분석하여 유효이동도가 추가적으로 감소함을 확인하였다.

• 한국결정성장학회지
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• 제33권6호
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• pp.255-260
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• 2023

분자 단위의 폭발물질을 탐지하기 위하여, 고감도 응답성 센서의 개발이 요구되고 있다. 2차원 반도체는 얇은 적층형 구조를 가져 전하 캐리어가 축적될 수 있어, 전하 캐리어의 급격한 신호 변조 특성을 기대할 수 있다. WSe₂ 반도체 소재의 TNT(Trinitrotoluene) 폭발물질에 대한 탐지 효용성을 연구하기 위해, CVD(Chemical Vapor Deposition) 공정을 이용해 WSe₂ 박막을 합성하여 FET(Field Effect Transistors)을 제작하였다. 라만 분석과 FT-IR(Fourier-transform infrared) 분광 결과는 TNT 분자의 흡착과 WSe₂ 결정질의 구조적 전이 분석 정보를 나타내었다. 또한, WSe₂ 표면의 TNT 분자 흡착 전후의 전기적 특성을 비교하였다. TNT 도포 전, WSe₂ FET에 백 게이트 바이어스로 -50 V를 인가함에 따라 0.02 μA의 최대 전류 값이 관측되었고, 0.6%(w/v) TNT 용액을 도포하였을 때 Drain 전류는 p-type 거동을 보이면서 0.41 μA의 최대 전류 값을 기록하였다. 이후 On/Of f Ratio 및 캐리어 이동도, 히스테리시스를 추가적으로 평가하였다. 본 연구에서는 WSe₂의 TNT 분자에 대한 고감도와 신속한 응답성을 통해 폭발물질 탐지 센서 소재로서의 가능성을 제시하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.679-682
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• 2005

Negative-differential conductance (NDC) characteristics as well as negative-differential trans-conductance (NDT) characteristics have been observed in the room temperature I-V characteristics of Field-induced Inter-band Tunneling Effect Transistors (FITETs). These characteristics have been explained with inter-band tunneling physics, from which, inter-band tunneling current flows when the energy bands of degenerately doped regions align, and it does not flow when they don't. FITET is an SOI device and the body region is not directly connected to the external terminal. Therefore, Fermi energy in the body region is determined by electrical coupling among four regions - gate, source, drain and substrate. So, a quasi Fermi energy of the majority carriers in the floating body region can be changed by external voltages, and this causes the energy band movements in the body region, which determine whether the energy bands between degenerately doped junctions aligns or not. This is a key point for an explanation of NDT and NDC characteristics. In this paper, a quasi Fermi energy movement in the floating body region of FITET was investigated by a device simulation. This result was applied for the description of relation between quasi Fermi energy in the body region and external gate bias voltage.

• 한국전기전자재료학회논문지
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• 제25권2호
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• pp.85-90
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• 2012

In this paper, we compared and analyzed 3D silicon-oxide-nitride-oxide-silicon (SONOS) multi layer flash memory devices fabricated on nitride or oxide layer, respectively. The device fabricated on nitride layer has inferior electrical properties than that fabricated on oxide layer. However, the device on nitride layer has faster program / erase speed (P/E speed) than that on the oxide layer, although having inferior electrical performance. Afterwards, to find out the reason why the device on nitride has faster P/E speed, 1/f noise analysis of both devices is investigated. From gate bias dependance, both devices follow the mobility fluctuation model which results from the lattice scattering and defects in the channel layer. In addition, the device on nitride with better memory characteristics has higher normalized drain current noise power spectral density ($S_{ID}/I^2_D$>), which means that it has more traps and defects in the channel layer. The apparent hooge's noise parameter (${\alpha}_{app}$) to represent the grain boundary trap density and the height of grain boundary potential barrier is considered. The device on nitride has higher ${\alpha}_{app}$ values, which can be explained due to more grain boundary traps. Therefore, the reason why the devices on nitride and oxide have a different P/E speed can be explained due to the trapping/de-trapping of free carriers into more grain boundary trap sites in channel layer.

• 한국전기전자재료학회논문지
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• 제23권7호
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• pp.545-549
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• 2010

Low-frequency noise (1/f noise) has been measured in order to analyze the Vth instability of ZnO TFTs having two different active layer thicknesses of 40 nm and 80 nm. Under electrical stress, it was found that the TFTs with the active layer thickness of 80 nm shows smaller threshold voltage shift (${\Delta}V_{th}$) than those with thickness of 40 nm. However the ${\Delta}V_{th}$ is completely relaxed after the removal of DC stress. In order to investigate the cause of this threshold voltage instability, we accomplished the 1/f noise measurement and found that ZnO TFTs exposed the mobility fluctuation properties, in which the noise level increases as the gate bias rises and the normalized drain current noise level($S_{ID}/{I_D}^2$) of the active layer of thickness 80 nm is smaller than that of active layer thickness of thickness 40 nm. This result means that the 80 nm thickness TFTs have a smaller density of traps. This result correlated with the physical characteristics analysis performmed using XRD, which indicated that the grain size increases when the active layer thickness is made thicker. Consequently, the number of preexisting traps in the device increases with decreasing thickness of the active layer and are related closely to the $V_{th}$ instability under electrical stress.