• 한국정보전자통신기술학회논문지
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• 제14권1호
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• pp.37-42
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• 2021

본 논문은 루프필터 전압 감지기와 주파수 전압 변환기를 이용하여 잡음 특성을 개선한 위상고정루프의 구조를 제안한다. 루프 필터 전압 변화는 저항과 커패시턴스로 구성된 회로에 의해서 출력이 결정된다. 시정수 값이 작은 회로를 지나는 신호는 루프 필터의 평균 출력 전압과 거의 같은 값을 가진다. 시정수 값이 큰 회로를 지나는 신호는 루프 필터 평균 출력 값을 가지며, 추가된 루프필터 전압 감지기에서 기준 신호가 된다. 루프필터 전압 감지기 출력은 보조 전하펌프의 전류 크기를 제어한다. 루프 필터 출력 전압이 상승하면 루프필터 전압 감지기는 루프 필터 출력 전압을 하강하게 하고, 또는 루프 필터 출력 전압이 하강하면 루프필터 전압 감지기는 루프 필터 출력 전압을 상승하게 한다. 또한 주파수 전압 변환기도 필터 출력 전압 변동 폭을 줄여주어 제안된 위상고정루프의 잡음 특성을 개선해준다. 제안된 위상고정루프는 1.8V 0.18㎛ CMOS 공정을 이용하여 설계한다. 시뮬레이션 결과는 0.854ps 지터와 30㎲ 위상 고정 시간을 보여준다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.899-905
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• 2017

본 논문은 2.496Gb/s 데이터 레이트를 갖는 mobile industry processor interface (MIPI) M-PHY를 위한 기준 클록이 없는 이중 루프 클록 데이터 복원 회로(CDR : Clock and Data Recovery Circuit)를 제안한다. 제안하는 클록 데이터 복원회로는 적응형 루프 대역폭 조절 기법을 사용하여 적은 타임 지터를 가지면서 빠른 고정 시간을 가질 수 있다. 클록 데이터 복원회로는 주파수 고정 루프와 위상 고정 루프로 이루어진다. 제안하는 2.496Gb/s 기준 클록이 없는 이중 루프 클록 데이터 복원 회로는 1.2V 공급 전압을 갖는 65nm CMOS 공정을 이용하여 설계되었다. 2.496Gb/s pseudo-random binary sequence (PRBS)15 입력에서 시뮬레이션 된 출력 클록의 타임 지터는 $9.26ps_{p-p}$이다. 클록 데이터 복원 회로의 면적과 전력 소모는 각각 $400{\times}470{\mu}m^2$와 6.49mW이다.

• 한국정보통신학회논문지
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• 제14권5호
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• pp.1103-1108
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• 2010

주파수 도약 대역확산시스템에서의 광대역 주파수 도약을 위해 주파수 합성기가 널리 이용된다. 이와 같은 주파수 도약 대역확산 송수신기에서의 도약 주파수를 발생시키는 주파수 합성기는 PLL에 의해 실현된다. 따라서 논문에서는 정교한 반송파 발생, 수신기에서의 반송파동기 등을 위해 널리 이용되는 디지털 위상고정루프를 설계하고 결과를 분석하였다. 디지털 위상비교기, 루프필터, DCO 등 디지털 위상고정루프를 구성하는 기본 요소를 소개하였다. 또한 구현된 각 구성요소에 대한 시뮬레이션 결과와 특성들에 대한 분석이 이루어 졌다. 기준입력신호와 DCO의 출력신호의 위상차에 의한 특성을 분석하였다. 루프가 고정이 되었을 때 루프필터의 N값이 이웃하는 값 사이에서 토글되는 현상을 나타내며 이는 출력신호에 위상 지터를 초래한다. 이는 DCO의 클럭인 fc를 증가시키므로 해결이 가능하다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.479-481
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• 2006

This paper describes a 2.5V, 320MHz low-noise and low-power Phase Locked Loop(PLL) using a noise-rejected Voltage Controlled ring Oscillator(VCO) fabricated in a TSMC 0.25um CMOS technology. In order to improve the power consumption and oscillation frequency of the PLL, The VCO consist of three-stage fully differential delay cells that can obtain the characteristic of high speed, low power and low phase noise. The VCO operates at 7MHz -670MHz. The oscillator consumes l.58mA from a 320MHz frequency and 2.5V supply. When the PLL with fully-differential ring VCO is locked 320MHz, the jitter and phase noise measured 26ps (rms), 157ps (p-p) and -97.09dB at 100kHz offset. We introduce and analysis the conditions in which ring VCO can oscillate for low-power operation.

• 한국통신학회논문지
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• 제33권4A호
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• pp.440-449
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• 2008

본 논문에서는 Inmarsat M4 시스템의 수신기의 실제 구현에 적합한 16-QAM (Quadrature Amplitude Modulation) carrier recovery loop를 제안한다. Inmarsat M4 시스템 규격에서 권고하는 frequency tolerance는 ${\pm}924\;Hz$ (Signal bandwidth: 33.6 kHz) 로서 이러한 상대적으로 큰 주파수 옵셋 환경에서 안정된 동작이 가능한 carrier recovery loop 설계가 요구된다. 일반적인 PLL(Phase Locked Loop) 만을 이용한 carrier recovery loop는 상대적으로 큰 주파수 옵셋 환경에서 안정적인 성능을 보장할 수 없으며, 이에 따라 본 논문에서는 상대적인 주파수 옵셋이 큰 환경에서도 안정적이 동작이 가능한 Inmarsat M4 시스템을 위한 carrier recovery loop 루프를 제안한다. 제안된 carrier recovery loop는 우선 carrier recovery 이전에 UW 신호 detection 을 위해 주파수 옵셋에 강인한 differential filter 기반의 noncoherent 방식의 detector를 이용하여 UW detection을 수행하였으며, 이후 초기 주파수 옵셋 포착을 위해 UW(Unique Word) 신호를 이용한 차동 방식의 CP(Cross Product)-AFC를 적용하였다. 또한 일반적으로 알려진 16-QAM NDA (Non Data Aided) 방식 대신 안정적인 jitter 성능을 위하여 16-QAM DD(Decision Directed) 방식의 PLL 을 적용하여 위상 추적을 수행하였으며, 성능 검증을 통해 제안된 16-QAM carrier recovery loop가 만족스러운 성능과 신뢰성 있는 동작이 가능함을 입증하였다.

• 한국통신학회논문지
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• 제16권10호
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• pp.914-924
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• 1991

랜덤한 주파수도약을 실현하기 위해 기존의 PLL(Phase Locked Loop)방식이 많이 사용 되었으나 locking time이 소요되는바, 출력주파수의 졍현파형을 직접 합성하는 직접 디지털 주파수 합성방식을 이용하여 이러한 단점을 없앨 수 있으나. 기존의 위상누적 방식을 이용한 직접 디지털 주파수 합성방식에서는 합성 파형상에 위상 왜곡이 수반되어 불요잡음이 크게 나타났다. 이러한 단점을 개선하기 위해 위상누적 방식에 관한 이론을 고찰하고 새로운 방식의 이론식을 유도하여 이에 적합한 시스템을 구성하였다. 또한 합성된 출력주파수의 정현파형에 대한 스펙트럼 분석과 PN(pseudo Noise)부호를 사용한 순시적인 주파수 도약상태의 확인 결과, 기존의 위상누적 방식보다 불요잡음 전력레벨이 10~25dB 줄고 주파수 대역도 420kHz까지 확장 가능함을 알았다.

• Journal of Power Electronics
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• 제18권1호
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• pp.212-224
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• 2018

For maintaining a reliable and secure power system, this paper describes the design and implement of a single-phase grid-connected inverter with an enhanced phase-locked loop (PLL) and excellent power control performance. For designing the enhanced PLL and power regulator, a full-bridge voltage-controlled inverter (VCI) is investigated. When the grid frequency deviates from its reference values, the output frequency of the VCI is unstable with an oscillation of 2 doubling harmonics. The reason for this oscillation is analyzed mathematically. This oscillation leads to an injection of harmonics into the grid and even causes an output active power oscillation of the VCI. For eliminating the oscillation caused by a PLL, an oscillation compensation method is proposed. With the proposed method, the VCI maintains the original PLL control characteristics and improves the PLL robustness under grid frequency deviations. On the basis of the above analysis, a power regulator with the primary frequency and voltage modulation characteristics is analyzed and designed. Meanwhile, a small-signal model of the power loops is established to determine the control parameters. The VCI can accurately output target power and has primary frequency and voltage modulation characteristics that can provide active and reactive power compensation to the grid. Finally, simulation and experimental results are given to verify the idea.

• 한국전자통신학회논문지
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• 제18권6호
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• pp.1023-1030
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• 2023

본 논문은 눈, 비, 안개 등 열악한 운용환경에도 강건한 표적검출 특성을 가지는 FMCW LiDAR에 대해서 기술하고 있다. 특히 FMCW LiDAR의 거리 해상도, 가간섭거리 및 최대측정거리 성능에 직접적으로 영향을 미치는 주파수변조레이저의 성능개선에 대해 기술하고 있다. 불평형 Mach-Zehnder 레이저간섭계를 활용하여, 레이저의 발진주파수의 변화율을 실시간 측정하고, 주파수변조 오차를 보정하는 광학식 위상동기루프 기술을 이용한 주파수변조 방법에 대해 기술하였다. 가간섭거리가 긴 레이저 광원을 발진하기 위해 확장공진기형 레이저다이오드를 적용하였으며, 레이저에서 발진되는 주파수 측정을 위해 광집적회로 구조의 레이저간섭계를 적용하였다. 개발된 FMCW LiDAR의 대역폭과 거리해상도는 각각 10.045GHz와 0.84mm로 측정되었다.

• 정보처리학회논문지A
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• 제10A권3호
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• pp.247-254
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• 2003

본 연구에서 고속 데이터 전송을 위해 Double Data Rate(DDR) 방식을 사용하는 SDRAM에 내장할 수 있는 저전압 광대역 Delay Locked Loop(DLL) 회로를 설계하였다. 고해상도와 빠른 Lock-on 시간을 위하여 새로운 유형의 위상검출기론 설계하였고 카운터 및 Indicator 등 내장회로의 빠른 동작을 위해 Dual-Data Dual-Clock 플립플롭(DCDD FF)에 기반을 둔 설계를 수행하였으며 이 FF을 사용하므로서 소자수를 70% 정도 감소시킬 수 있었다. Delay Line 중에서 Coarse 부분은 0.2ns 이하까지 검출 가능하며 위상오차를 더욱 감소시키고 빠른 Lock-on 기간을 얻기 위해 Fine 부분에 3-step Vernier Line을 설계하였다. 이 방식을 사용한 본 DLL의 위상오차는 매우 적고 25ps 정도이다. 본 DLL의 Locking 범위는 50∼500MHz로 넓으며 5 클럭 이내의 빠른 Locking을 얻을 수 있다. 0.25um CMOS 공정에서 1.8V 공급전압 사용시 소비전류는 500MHZ 주파수에서 32mA이다. 본 DLL은 고주파 통신 시스템의 동기화와 같은 다른 응용면에도 이용할 수 있다.

• Journal of information and communication convergence engineering
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• 제3권3호
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• pp.142-145
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• 2005

In this paper, a new programmable DLL (delay locked loop) based clock synthesizer is proposed. DLL has several inherent advantages, such as no phase accumulation error, fast locking and easy integration of the loop filter. This paper proposes a new programmable DLL that includes a PFD(phase frequency detector), a LSI(lock status indicator), and a VCDL(voltage controlled delay line) to generate multiple clocks. It can generate clocks from 3 to 9 times of input clock with $2{\mu}s$ locking time. The proposed DLL operating in the frequency range of 300MHZ-900MHz is verified by the HSPICE simulation with a $0.35{\mu}m$ CMOS process.