• 한국전자파학회논문지
• /
• 제9권3호
• /
• pp.386-398
• /
• 1998

본 논문에서는 군사용 레이다 장비에서 필수적인 연속검파 형태의 대수증폭기를 높은 다이나믹 레인지 및 낮은 대수 오차를 얻을 수 있도록 설계 제작하였다. 제작된 대수 증폭기는 하이브리드 형태로 구현되였으며,0.5l 1.5 GHz에서 dynamic range는 80 dB 이상, 대수오차는 $\pm$1.4 dB 이하, 잡음지수 5.5 dB 이하, 감도는 -76 d dBm, VSWR 2.0:1 이하의 특성을 나타내었다. 제작된 대수 증폭기는 기존의 MAlCOM사에서 제작된 대수 증폭기에 비해 다이나믹 레인지가 훨씬 높고 다른 특성면에서는 큰 차이가 없으므로, 크기 및 전력소모를 줄여서 레이다 시스템에 응용할 수 있을 것이다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2015년도 춘계학술대회
• /
• pp.629-631
• /
• 2015

최근 전기 사용량의 실제 수요가 예측 수요를 벗어남에 따라 나타나는 전력 수급의 불안감을 해결하기 위하여 정부는 보다 효율적인 에너지 관리에 많이 노력을 하고 있다. 2011년 국내최초의 대규모 정전사태인 블랙아웃 사태이후 현재 우리나라의 전력 설비 예비율은 10% 이하로서 전력수급위기는 반복되고 있다. 또한, 에너지 관리 시스템에 대한 관심과 수요는 사회 전 분야로 확대되고 있다. 본 논문에서는 건물 내 전력수급을 최적화하기 위해 유무선 공유기와 DDNS(Dynamic Domain Name Service)를 이용하여 전기 소비 장치의 원격제어 및 모니터링을 위한 Presonal Energy Management System 설계한다. 향후, 원격제어 및 접속에 대한 사용자의 설정을 최소화할 수 있는 방안에 대한 추가적인 연구가 필요하다.

• 대한전자공학회논문지SD
• /
• 제45권1호
• /
• pp.28-36
• /
• 2008

이번 논문은 implantable cardiac 페이스메이커의 검출 단 로서 저전압, 저전력 단일-비트 삼차 델타-시그마 모듈레이터를 구현하였다. 1V이하의 전원 전압에서 효과적으로 동작하기 위하여 distributed feedforward구조와 벌크-드리븐 OTA를 활용하였다. 설계된 모듈레이터는 0.8V의 전원 전압에서 49dB의 dynamic range를 가지면서 816nW의 파워를 소모하였다. 파워 소모를 획기적으로 줄임으로서 페이스메이커뿐만 아니라 제한된 배터리에서 동작하는 implantable 의료 기기에서 다양한 활용이 가능할 것으로 생각된다. 본 모듈레이터의 칩 크기는 $1000{\mu}m{\times}500{\mu}m$로서 $0.18{\mu}m$ CMOS standard 공정으로 제작되었다.

• 한국전자파학회논문지
• /
• 제27권10호
• /
• pp.917-925
• /
• 2016

슈미트 트리거 로직(Schmitt Trigger Logic)은 디지털 회로의 노이즈에 대한 내성을 향상시키기 위해 히스테리시스 특성을 보이는 게이트를 제안한 설계 방법이다. 슈미트 트리거 특성을 보이는 설계 방법 중 최근에 제안된 substrate bias를 조정하여 구현하는 Dynamic Threshold voltage MOS(DTMOS) 방법을 사용할 경우, 게이트 수를 늘이지 않고 내성을 향상 시킬 수 있는 설계방법이나, 범용 CMOS 공정에서 구현하여 시뮬레이션으로 예상하는 성능을 얻을 수 있는지는 검증되지 않았다. 본 연구에서는 $0.18{\mu}m$ CMOS 공정에서 DTMOS 설계 방법을 구현하여 히스테리시스 특성을 측정하여 검증하였다. DTMOS 슈미트 트리거 버퍼, 인버터, 낸드, 노어 게이트 및 간단한 디지털 로직 회로를 제작하였으며, 히스테리시스 특성, 전력 소모, 딜레이 등의 특성들을 관찰하고, 일반적인 CMOS 게이트로 구현된 회로와 비교하였다. 노이즈에 대한 내성이 향상되는 것을 Direct Power Injection(DPI) 실험을 통해 확인하였다. 본 논문을 통해 제작된 DTMOS 슈미트 트리거 로직은 10 M~1 GHz 영역에서 전자파 내성이 향상된 것을 확인할 수 있었다.

• 한국통신학회논문지
• /
• 제36권12A호
• /
• pp.959-965
• /
• 2011

다양한 서비스의 활성화로 인한 이동 단말의 사용 시간 및 트래픽의 증가로 인해 배터리로 구동되는 이동 단말의 전력 절감 기술이 주목받고 있다. 본 논문은 4G 기술 중의 하나인 Mobile WiMAX라 불리는 IEEE 802.16m의 전력 절감 기술에 대해서 기술한다. 먼저 IEEE 802.16m의 기초가 되는 IEEE 802.16e 전력 절감 방안과의 차이점 및 기술적 특정을 살펴본다. 이동 단말의 효율적인 전력 관리를 위해 패킷들의 도착 분포 정보를 기반으로 동적 수면 사이클 조절 방안을 제안한다. 제안한 방안을 에너지 절감 측면과 패킷 대기 지연 시간 측면에서 살펴본다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
• /
• 제2권8호
• /
• pp.343-348
• /
• 2013

본 논문에서는 멀티미디어 서비스를 위한 파워-효율적인 고정 우선순위의 실시간 스케쥴링 알고리즘으로 다중 세분화 자원 예약 기반의 정적 전압 조절 알고리즘 (STATIC-MULTIRSV)을 제안한다. 다중 세분화 자원 예약은 전통적인 데드라인 기반의 자원 예약 보다 높은 연산 자원 사용률과 더 나은 태스크간 독립성을 제공하는 모델로서 [2]에서 소개된바 있다. 다중 세분화 모델을 기반으로 제안된 STATIC-MULTIRSV 알고리즘은 비디오 스트림들의 I-프레임들을 각각의 데드라인을 모두 만족하는 것을 보장하면서 파워 소비를 줄이도록 고안되었다. 제안된 알고리즘은 실시간 리눅스[6] 상에서 구현을 통해 실험적으로 기존의 방법에 비해 파워 소모를 최대 15%까지 줄였음을 보였다.

• 한국통신학회논문지
• /
• 제25권10A호
• /
• pp.1582-1589
• /
• 2000

본 논문에서는 GHz 대역에서 동작하며 소모전력이 적은 동적 D-flipflop을 제안한다. 제안하는 D-flipflop은 두 가지 측면의 장점을 제공한다. 첫째, 클럭 입력을 갖는 PMOS 트랜지스터의 개수를 줄여 기존회로와 동일한 면적하에서도 고속 동작을 할 수 있다. 둘째, 클럭 업력을 갖는 NMOS 트랜지스터 공유에 의하여 glitch를 줄이고 소모전력을 낮출 수 있다. 제안하는 D-flipflop의 성능 비교를 위하여 기존회로와 동일한 면적의 레이아웃 회로에서 소모전력 및 최대동작주파수의 측정실험을 한다. 제안하는 회로의 응용 예로 고속 prescaler에서 동일한 방법의 특성실험을 한다. 성능분석결과 기존 회로에 비하여 동작속도와 전력소모 측면에서 우수한 성능을 나타냄을 확인하였다.

• 한국정보과학회논문지:시스템및이론
• /
• 제35권11호
• /
• pp.517-526
• /
• 2008

휴대용 단말기의 기능은 점차 더 높은 사양의 멀티미디어를 처리할 수 있도록 진화하고 있다. 특히, 고화질의 동영상과 게임 등을 지원할 수 있는 높은 성능을 사용사의 끊임없는 요와 밀접하게 관련이 있다. 따라서 요구되는 높은 성능을 충족시키기 위한 휴대용 임베디드 시스템의 동작과정에서 전력소비는 기존보다 상대적으로 커지게 되었으며, 이 효율적으로 관리하는 전력 관리 기법이 필요하게 되었다. 본 논문에서는 휴대용 미디어 플레이어에서의 동적 전압 조절 알고리즘을 제안하고자 한다. 제안하는 알고리즘은 최근 프레임의 정보와 실행 시간 등을 적절한 크기의 윈도우로 유지하며 이를 기반으로 프로세서가 지원하는 (주파수, 전압)레벨을 조절하여 프로세서의 전력소비를 낮추게 된다. 이 알고리즘은 간단한 모듈 형태로 구현이 되었으며 일반적인 동영상 재생기에 손쉽게 추가시킬 수 있다. 성능 측정은 실제환경에서 많이 사용되고 있는 MPlayer를 사용하였으며 수행 결과, 최대 56%의 프로세서의 전력소비 감소 효과를 얻을 수 있었다.

• 센서학회지
• /
• 제27권2호
• /
• pp.93-98
• /
• 2018

In this paper, an energy-efficient 11.49-bit successive approximation register (SAR) capacitance-to-digital converter (CDC) for capacitive sensors with a figure of merit (FoM) of 31.6 pJ/conversion-step is presented. The CDC employs a SAR algorithm to obtain low power consumption and a simplified structure. The proposed circuit uses a capacitive sensing amplifier (CSA) and a dynamic latch comparator to achieve parasitic capacitance-insensitive operation. The CSA adopts a correlated double sampling (CDS) technique to reduce flicker (1/f) noise to achieve low-noise characteristics. The SAR algorithm is implemented in dual operating mode, using an 8-bit coarse programmable capacitor array in the capacitance-domain and an 8-bit R-2R digital-to-analog converter (DAC) in the charge-domain. The proposed CDC achieves a wide input capacitance range of 29.4 pF and a high resolution of 0.449 fF. The CDC is fabricated in a $0.18-{\mu}m$ 1P6M complementary metal-oxide-semiconductor (CMOS) process with an active area of 0.55 mm2. The total power consumption of the CDC is $86.4{\mu}W$ with a 1.8-V supply. The SAR CDC achieves a measured 11.49-bit resolution within a conversion time of 1.025 ms and an energy-efficiency FoM of 31.6 pJ/step.

• Journal of information and communication convergence engineering
• /
• 제10권1호
• /
• pp.85-90
• /
• 2012

A 40-MS/sec 10-bit pipelined analog to digital converter (ADC) with a 1.2 Vpp differential input signal is proposed. The implemented pipelined ADC consists of eight stages of 1.5 bit/stage, one stage of 2 bit/stage, a digital error correction block, band-gap reference circuit & reference driver, and clock generator. The 1.5 bit/stage consists of a sub-ADC, digital to analog (DAC), and gain stage, and the 2.0 bit/stage consists of only a 2-bit sub-ADC. A bootstrapped switch with a constant resistance is proposed to improve the linearity of the input switch. It reduces the maximum VGS variation of the conventional bootstrapped switch by 67%. The proposed bootstrapped switch is used in the first 1.5 bit/stage instead of a sample-hold amplifier (SHA). This results in the reduction of the hardware and power consumption. It also increases the input bandwidth and dynamic performance. A reference voltage for the ADC is driven by using an on-chip reference driver without an external reference. A digital error correction with a redundancy is also used to compensate for analog noise such as an input offset voltage of a comparator and a gain error of a gain stage. The proposed pipelined ADC is implemented by using a 0.18-${\mu}m$ 1- poly 5-metal CMOS process with a 1.8 V supply. The total area including a power decoupling capacitor and the power consumption are 0.95 $mm^2$ and 51.5 mW, respectively. The signal-to-noise and distortion ratio (SNDR) is 56.15 dB at the Nyquist frequency, resulting in an effective number of bits (ENOB) of 9.03 bits.