• 한국소음진동공학회논문집
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• 제16권12호
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• pp.1272-1278
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• 2006

This paper presents a novel MEMS condenser microphone with rigid backplate to enhance acoustic characteristics. The MEMS condenser microphone consists of membrane and backplate chips which are bonded together by gold-tin(Au/Sn) eutectic solder bonding. The membrane chip has $2.5mm{\times}2.5mm$, 0.5${\mu}m$ thick low stress silicon nitride membrane, $2mm{\times}2mm$ Au/Ni/Cr membrane electrode, and 3${\mu}m$ thick Au/Sn layer. The backplate chip has $2mm{\times}2mm$, 150${\mu}m$ thick single crystal silicon rigid backplate, $1.8mm{\times}1.8mm$ backplate electrode, and air gap, which is fabricated by bulk micromachining and silicon deep reactive ion etching. Slots and $50{\sim}60{\mu}m$ radius circular acoustic holes to reduce air damping are also formed in the backplate chip. The fabricated microphone sensitivity is 39.8 ${\mu}V/Pa$(-88 dB re. 1 V/Pa) at 1 kHz and 28 V polarization voltage. The microphone shows flat frequency response within 1 dB between 20 Hz and 5 kHz.

• 마이크로전자및패키징학회지
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• 제15권3호
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• pp.53-58
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• 2008

본 연구에서는 상용화된 2.4 GHz 영역대에서 사용되어지는 WiFi용 DPDT(Double Pole Double throw) switch 칩을 laser 비아 가공과 도금 공정을 이용하여 폴리머 기판내에 내장시켜 그 특성을 분석하였으며 통상적으로 실장되는 wire 본딩방식으로 패키징된 기판과 특성차이를 분석 비교하였다. 폴리머는 FR4기판과 아지노 모토사의 ABF(Ajinomoto build up film)를 이용하여 패턴도금법으로 회로를 형성하였다. ABF공정의 최적화를 위해 폴리머의 경화정토를 DSC (Differenntial Scanning Calorimetry) 및 SEM (Scanning Electron microscope)으로 분석하여 경화도에 따라 도금된 구리패턴과의 접착력을 평가하였다. ABF의 가경화도가 $80\sim90%$일 경우 구리층과 최적의 접착강도를 보였으며 진공 열압착공정을 통해 기공(void)없이 칩을 내장할 수 있었다. 내장된 기관과 와이어 본딩된 기판의 측정은 S 파라미터를 이용하여 삽입손실과 반사손실을 비교 분석하였으며 그 결과 삽입손실은 두 경우 유사하게 나타났지만 반사손실의 경우 칩이 내장된 경우 6 GHz 까지 -25 dB 이하로 안정적으로 나오는 것을 확인할 수 있었다.

• 센서학회지
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• 제10권2호
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• pp.91-100
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• 2001

CMOS 공정기술을 이용하여 물체의 윤곽검출을 위한 픽셀수 $8{\times}8$의 방사형 구조 시각칩을 설계 및 제조하였다. 일반적으로 시각칩은 광입력의 센싱, 물체의 윤곽검출과 움직임 검출 등을 수행하며 본 연구에서는 물체의 윤곽검출에 중점을 두었다. 방사형 구조의 픽셀 분포는 시각칩이 중심부분으로 갈수록 높은 해상도를 가지게 하며, 이러한 구조는 선택적인 영상데이터의 감소를 가능하게 한다. 또한 윤곽검출을 위한 시각칩에서는 처음으로 적용된 구조이다. 방사형 구조를 형성하는 원주들 사이의 픽셀의 크기차이 때문에 출력전류를 보정해 줄 수 있는 메커니즘이 필요하게 되며, 본 연구에서는 이를 위해 MOS 트랜지스터의 채널의 폭을 스케일링하는 방법을 사용하였다. 설계된 칩은 $1.5{\mu}m$ single-poly double-metal 표준 CMOS 공정기술을 이용하여 제조되었다.

• 한국전자파학회논문지
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• 제28권11호
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• pp.924-927
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• 2017

본 논문에서는 6~18 GHz 대역 8-비트 true time delay(TTD) 회로의 설계 및 측정결과에 대하여 기술하였다. 단위 지연 회로는 상대적으로 시간 지연 변화율이 일정한 m-유도 필터(m-derived filter)를 이용하였다. 설계한 8-비트 TTD는 2개의 single-pole double-throw(SPDT)와 7개의 double-pole double-throw(DPDT) 스위치로 구현하였으며, 인덕터를 이용하여 반사 특성을 개선하였다. 설계된 8-비트 TTD는 $0.18{\mu}m$ CMOS 공정을 이용하여 제작하였다. 측정된 TTD 회로의 시간 가변 범위는 250 ps이고, 시간 지연 해상도는 약 1 ps이다. 6~18 GHz의 동작 주파수에서 RMS 시간 지연 오차는 11 ps 미만이며, 입출력 반사 손실은 10 dB 이상이다. 공급 전압은 1.8 V이며, 소비 전력은 0.0 mW이다. 칩 면적은 $2.36{\times}1.04mm^2$이다.

• ETRI Journal
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• 제20권1호
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• pp.37-45
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• 1998

Reduced surface field lateral double-diffused MOS transistor for the driving circuits of plasma display panel and field emission display in the 120V region have been integrated for the first time into a low-voltage $1.2{\mu}m$ analog CMOS process using p-type bulk silicon. This method of integration provides an excellent way of achieving both high power and low voltage functions on the same chip; it reduces the number of mask layers double-diffused MOS transistor with a drift length of $6.0{\mu}m$ and a breakdown voltage greater than 150V was self-isolated to the low voltage CMOS ICs. The measured specific on-resistance of the lateral double-diffused MOS in $4.8m{\Omega}{\cdot}cm^2$ at a gate voltage of 5V.

• 센서학회지
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• 제11권2호
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• pp.84-92
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• 2002

국소 광적응 기능을 가지는 윤곽검출용 시각칩을 픽셀수 $32{\times}32$의 방사형 구조로 CMOS 공정기술을 이용하여 설계 및 제조하였다. 생체의 망막은 넓은 범위의 입력 광강도에 대해서 물체의 윤곽을 검출할 수 있다. 본 연구에서는 시세포, 수평세포, 쌍극세포로 이루어진 망막의 윤곽검출 기능을 모델링하여 윤곽검출용 인공시각칩을 설계하였다 국소 광적응을 위해 입력 광강도에 따라 수용야의 크기를 국소적으로 바뀌게 하였다. 아울러 단위셀을 방사형으로 배치함으로써 영상데이터의 양을 감소시킴과 동시에 칩의 중심부분으로 갈수록 해상도가 높아지도록 설계하였다. 설계된 칩은 $0.6\;{\mu}m$ double-poly triple-metal 표준 CMOS 공정기술을 이용하여 제조되었으며, HSPICE 시뮬레이션으로 성능을 최적화 시켰다.

• 한국정보전자통신기술학회논문지
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• 제4권4호
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• pp.264-271
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• 2011

항공기의 계기착륙을 유도하는 시스템인 ILS(Instrument Landing System)는 1947년 ICAO(International Civil Aviation Organization)에서 국제표준으로 채택되어 현재는 상용시스템으로 출시되고 있다. 본 논문에서는 통합형 ILS 디지털 송수신 모듈의 설계방법을 제안하였다. 새롭게 제안한 것은 FPGA를 이용한 디지털 이중 AM 변복조기, 샘플링 클럭 생성을 위한 DDS(Direct Digital Synthesizer), DDC(Digital Down converter) 구조의 복조기, DSP 칩을 이용한 AM 스펙트럼 분석기의 디지털 설계 기법이다. 제안한 설계 방법의 유용성을 모듈 개발 및 실험을 통해 확인한 결과, 성능이 우수한 상용 시스템으로의 활용이 가능함을 확인하였다.

• 대한전자공학회논문지
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• 제22권4호
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• pp.44-50
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• 1985

본 논문은 YTR servo계의 위상을 제어하는 위상제어용 집적회로의 설계및 제작에 대하여 기술한다. 6μm 설계법칙을 적용하여 설계하였으며 ?의 크기는 3.6×3.55mm²이다. SBC공정, analog-compatible I2L공정및 이중금속배선공정을 이용하여 집적회로를 제작하였다. 그 결과 D.C특성및 위상제어기능이 만족스러운 직접회로의 제작에 성공하였다.

• 한국정보통신학회논문지
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• 제13권2호
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• pp.293-298
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• 2009

본 연구에서는 193비트 타원곡선 암호화프로세서를 보조프로세서 형태로 제작하여 FPGA에 구현하였다. 프로그램 레벨에서 최적화된 알고리즘과 수식을 제안하여 증명하였고, 검증을 위해 Verilog와 같은 하드웨어 기술언어를 통하여 다시 한번 분석 하여 하드웨어 구현에 적합하도록 수정하여 최적화 하였다. 그 이유는 프로그래밍 언어의 순차적으로 컴파일되고 실행되는 특성이 하드웨어를 직접 구현하는 데에 본질적으로 틀리기 때문이다. 알고리즘적인 접근과 더불어 하드웨어적으로 2중적으로 검증된 하드웨어 보조프로세서를 Altera 임베디드 시스템을 활용하여, ARM9이 내장되어 있는 Altera CycloneII FPGA 보드에 매핑하여 실제 칩 프로토타입 IP로 구현하였다. 구현된 유한체 연산 알고리즘과 하드웨어 IP들은 실제적인 암호 시스템에 응용되기 위하여, 193 비트 이상의 타원 곡선 암호 연산 IP를 구성하는 라이브러리 모듈로 사용될 수 있다.

• 전자공학회논문지
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• 제49권9호
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• pp.251-258
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• 2012

SSD (Solid-state Drive), 더 나아가 SSS (Solid-state Storage System)와 같은 고성능 스토리지 요구 사항을 지원하기 위해 최근 낸드 플래시 메모리도 DRAM에서와 같이 SDR (Single Data Rate)에서 고속 DDR (Double Data Rate) 신호구조로 진화하고 있다. 이에 따라 PHY (Physical layer) 회로 기술을 적용하여 협소 타이밍 윈도우 내에서 유효 데이터를 안정적으로 래치하고, 핀 간 데이터 스큐를 최소화하는 것 등이 새로운 이슈로 부각되고 있다. 또한, 낸드 플래시 동작 속도의 증가는 낸드 플래시 컨트롤러의 동작 주파수 상승으로 이어지고 동작 모드에 따라 컨트롤러 내부 소모 전력 변동성이 급격히 증가한다. 공정 미세화와 저전력 요구에 의해 컨트롤러 내부 동작 전압이 1.5V 이하로 낮아지면서 낸드 플래시 컨트롤러 내부 전압 변화 마진폭도 좁아지므로 이러한 소모 전력 변동성 증가는 내부 회로의 정상 동작 범위를 제한한다. 컨트롤러의 전원전압 변동성은 미세공정으로 인한 OCV (On Chip Variation)의 영향이 증가함에 따라 더 심화되는 추세이고, 이러한 변동성의 증가는 순간적으로 컨트롤러의 보장된 정상 동작 범위를 벗어나게 되어 내부 로직의 오류를 초래한다. 이런 불량은 기능적 오류에 의한 것이 아니므로 문제의 원인 규명 및 해결이 매우 어렵게 된다. 본 논문에서는 낸드플래시 컨트롤러 내부의 비정상적 전원 전압 변동하에서도 유효 타이밍 윈도우를 경제적인 방법으로 유지할 수 있는 회로 구조를 제안하였다. 실험 결과 기존 PHY회로 대비 면적은 20% 감소한 반면 최대 데이터 스큐를 379% 감소시켜 동등한 효과를 보였다.