• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.721-724
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• 2006

본 논문에서는 분할기법을 이용하여 디지털논리스위칭함수를 구성하는 한가지 방법을 제안하였다. 먼저, 디지털논리시스템에 대한 분할기법의 개념을 서술하였고, 본 논문에서 사용되는 각종 정의에 대해 논의하였다. 또한, 제안한 방법으로 구한 디지털논리스위칭함수를 회로설계하기 위해 먼저, 각각의 분할함수에 기초를 둔 Building Block(BB)을 구성에 대해 서술하였다. 그리고 이들 BB를 근간으로 회로설계하는 방법에 대해 논의하였다. 그리고 제안한 방법을 적용 예를 들어 그 결과를 기존의 방법과 비교 및 검토하였다. 그 결과 기존의 방법에 비해 효과적인 cost를 얻을 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.398-399
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• 2019

본 논문에서는 최근에 디지털논리시스템의 회로 구현시에 적용되기 시작한 분할설계기법의 한가지 방법을 제안하였다. 기존의 디지털논리회로설계기법은 적용되는 개별소자를 어떻게 효과적이며 효율적으로 이용하느냐 하는 것이 큰 목적이었으나, 최근의 전자공학의 발달과 회로의 집적도가 높아짐에 따라서 디지털논리설계기법은 각각의 모듈을 구성하고 있는 소자들의 개별소자를 사용하는 것보다는 복잡하더라도 좀 더 경제적이고 다기능의 분할설계기법이 요구되고 있다. 이러한 내용을 근간으로 본 논문에서는 효과적인 분할기법을 이용한 스위칭함수구성의 한가지 방법을 제안하였다.

• 한국정보통신학회논문지
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• 제12권10호
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• pp.1794-1800
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• 2008

본 논문에서는 PLA를 사용하여 디지털논리 스위칭함수를 효과적으로 구성하는 방법을 제안하였다. 제안한 방법은 먼저 포스트 대수를 기반으로 MIN 대수연산과 MAX 대수연산을 제안하였고, 이를 구현하기 위해 T-gate에 대해 논의하였다. 그리고 PLA의 기본 회로인 MIN 배열, MAX 배열과 리터럴에 대해 논의하였다. PLA를 사용하여 디지털논리스위칭함수를 설계하기 위해 변수분할, 모듈러 구조, 리터럴 생성기, 복호기와 인버터를 제안하였다. 제안한 방법은 좀 더 콤펙트하고 확장성이 용이하다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.793-794
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• 2011

본 논문에서는 최근에 디지털논리시스템의 회로 구현시에 적용되기 시작한 분할설계기법의 한가지 방법을 제안하였다. 기존의 디지털논리회로설계기법은 적용되는 개별소자를 어떻게 효과적이며 효율적으로 이용하느냐 하는 것이 큰 목적이었으나, 최근의 전자공학의 발달과 회로의 집적도가 높아짐에 따라서 디지털논리설계기법은 각각의 모듈을 구성하고 있는 소자들의 개별소자를 사용하는 것보다는 복잡하더라도 좀 더 경제적이고 다기능의 분할설계기법이 요구되고 있다. 이러한 내용을 근간으로 본 논문에서는 효과적인 분할기법을 이용한 스위칭함수구성의 한가지 방법을 제안하였다.

• Journal of information and communication convergence engineering
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• 제8권4호
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• pp.421-426
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• 2010

This paper presents a method of design the counter using sequential system based on synchronous techniques. For the design the counter, first of all, we derive switching algebras and their operations. Also, we obtain the next-state functions, flip-flop excitations and their input functions from the flip-flop. Then, we propose the algorithm which is a method of implementation of the synchronous sequential digital logic circuits. Finally, we apply proposed the sequential logic based on synchronous techniques to counter.

• 한국정보통신학회논문지
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• 제9권8호
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• pp.1774-1779
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• 2005

본 논문에서는 그래프 이론에 기초를 둔 GFDD를 사용하여 디지털논리시스템을 구성하는 한가지 방법을 제안하였다. 제안한 방법은 먼저 유한체와 그래프 이론의 수학적 성질을 논의하였으며, 단일변수에 대한 동작영역과 함수영역간의 변환을 용이하게 하기 위한 변환행렬 $\psi$GF(P)(1)과 $\xi$GF(P)(1)을 논의하였다. 그리고 디지털스위칭함수를 구하기 위한 Reed-Muller 확장을 논의하였으며, 이를 다변수인 경우로 확장하기 위해 Kronecker Product를 논의하였다.

• 전기의세계
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• 제29권10호
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• pp.678-688
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• 1980

This paper is concerned with the computer design of the multiple-output switching functions by using the improved MASK method in order to obtain the paramount prime implicants (prime implicants of the multiple-output switching function) and new algorithm to design the optimal logic network. All the given minterms for each function are considered as minterms of one switching function to simplify the desigh procedures. And then the improved MASK method whose memory requirement and time consuming are much less than any existing known method is applied to identify the paramount prime implicants. In selecting the irredundant paramount prime implicants, new cost criteria are generated. This design technuque is suitable both for solving a problem by hand or programming it on a digital computer.

• 한국광학회지
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• 제8권6호
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• pp.492-499
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• 1997

굽은 비선형 도파로를 이용한 완전 광 스위치와 굽은 비선형 Y 분기각을 갖는 도파로를 이용한 완전 광 논리 연산소자를 제안하였다. 제안된 완전 광 스위치와 완전 광 논리 연산소자는 굽은 비선형 도파로를 따라가는 비선형파의 전파에 기초를 두고 있다. 빔의 전파특성은 도파로의 비선형성과 입력 파워, 도파로의 굽은 각도 등의 파라미터에 의해 좌우되므로 파라미터를 변화시켜 가면서 파워의 출력 특성을 계산해 보았다. 또한, 비선형 물질로 빠져 나오는 파워를 다양한 위치의 검출기에서 계산함으로써 특정한 검출기의 위치에서 가장 이상적인 디지털 스위칭 특성을 찾았고 도파로 끝과 비선형 물질로 빠져 나오는 파워의 비율에 의해 다양한 논리 함수(AND, OR, XOR)를 구현해 보았다.

• Progress in Superconductivity
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• 제6권1호
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• pp.7-12
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• 2004

Due to the very fast switching speed of Josephson junctions, superconductive digital circuit has been a very good candidate fur future electronic devices. High-speed and Low-power microprocessor can be developed with Josephson junctions. As a part of an effort to develop superconductive microprocessor, we have designed an RSFQ 4-bit ALU (Arithmetic Logic Unit) in a pipelined structure. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The RSFQ 1-bit block of ALU used in this work consisted of three DC current driven SFQ switches and a half-adder. We successfully tested the half adder cell at clock frequency up to 20 GHz. The switches were commutating output ports of the half adder to produce AND, OR, XOR, or ADD functions. For a high-speed test, we attached switches at the input ports to control the high-speed input data by low-frequency pattern generators. The output in this measurement was an eye-diagram. Using this setup, 1-bit block of ALU was successfully tested up to 40 GHz. An RSFQ 4-bit ALU was fabricated and tested. The circuit worked at 5 GHz. The circuit size of the 4-bit ALU was 3 mm ${\times}$ 1.5 mm, fitting in a 5 mm ${\times}$ 5 mm chip.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.91-105
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• 2016

Carbon Nanotube Field-Effect Transistors (CNTFETs) have been studied as candidates for post Si CMOS owing to the better electrostatic control and high mobility. To enhance the immunity against short - channel effects (SCEs), the novel channel and gate engineered architectures have been proposed to improve CNTFETs performance. This work presents a comprehensive study of the influence of channel and gate engineering on the CNTFET switching, high frequency and circuit level performance of carbon nanotube field-effect transistors (CNTFETs). At device level, the effects of channel and gate engineering on the switching and high frequency characteristics for CNTFET have been theoretically investigated by using a quantum kinetic model. This model is based on two-dimensional non-equilibrium Green's functions (NEGF) solved self - consistently with Poisson's equations. It is revealed that hetero - material - gate and lightly doped drain and source CNTFET (HMG - LDDS - CNTFET) structure can significantly reduce leakage current, enhance control ability of the gate on channel, improve the switching speed, and is more suitable for use in low power, high frequency circuits. At circuit level, using the HSPICE with look - up table(LUT) based Verilog - A models, the impact of the channel and gate engineering on basic digital circuits (inverter, static random access memory cell) have been investigated systematically. The performance parameters of circuits have been calculated and the optimum metal gate workfunction combinations of ${\Phi}_{M1}/{\Phi}_{M2}$ have been concluded in terms of power consumption, average delay, stability, energy consumption and power - delay product (PDP). In addition, we discuss and compare the CNTFET-based circuit designs of various logic gates, including ternary and binary logic. Simulation results indicate that LDDS - HMG - CNTFET circuits with ternary logic gate design have significantly better performance in comparison with other structures.