• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2005년도 종합학술발표회 논문집 Vol.15 No.1
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• pp.39-44
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• 2005

A broadband DC to 40 GHz 5-bit MMIC digital attenuator has been developed. The ultra broadband attenuator has been achieved by newly inserted the transmission lines in conventional Switched-T attenuator and the optimization of the transmission line parameters. Momentum was employed in design for an accurate performance prediction at high frequencies and Monte Carlo analysis was applied to verify performance stability against the MMIC process variation. The attenuator has been fabricated with 0.15 $\mu$m GaAs pHEMT process. This attenuator has 1 dB resolution and 23 dB dynamic range. High attenuation accuracy has been achieved over all attenuation range and full 40 GHz bandwidth with the reference state insertion loss of less than 6 dB at 20 GHz. The input and output return losses of the attenuator are better than 14 dB over all attenuation states and frequencies.

• 한국군사과학기술학회지
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• 제12권4호
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• pp.452-459
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• 2009

A 6-bit MMIC digital attenuator applicable to X-band TR module has been developed by using $0.5{\mu}m$GaAs pHEMT processes. The Switched-T attenuator scheme and the switched-path attenuator scheme were adopted to obtain low insertion loss and small phase variation, respectively. Resistors and transmission lines are optimized to achieve the digital attenuator with high attenuation accuracy and small phase variation. The digital attenuator has RMS error of 0.4dB, resolution of 0.5dB and dynamic range of 31.5dB. The measurement results show that in-out VSWRs are less than 1.5, phase variation is from -7 to +2 degrees and IIP3 is 36.5dBm.

• 한국전자파학회논문지
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• 제17권2호
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• pp.101-109
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• 2006

본 논문은 광대역, DC to 40 GHz 5-bit MMIC 디지털 감쇠기의 설계 및 측정 결과를 나타내었다. 초광대역 감쇠기는 종래의 Switched-T 감쇠기에 전송 선로를 추가하고 전송 선로의 파라미터를 최적화하여 구현되었다. 고주파에서의 정확한 성능 예측을 위해 Momentum 시뮬레이션을 설계에서 수행하였고, 몬테 카를로 해석법을 적용하여 MMIC 공정 변동에 대한 성능의 안정성을 검증하였다. 감쇠기는 $0.15\;{\mu}m$ GaAs pHEMT 공정을 이용하여 제작하였다. 이 감쇠기는 1 dB의 해상도와 총 23 dB의 감쇠 동작 범위를 가진다. 전체 감쇠 범위와 40 GHz의 대역폭에서 높은 감쇠 정확도를 얻었으며, 20 GHz에서 6 dB 이하의 참조 상태 삽입 손실을 가진다. 전체 감쇠 상태와 주파수 범위에서 감쇠기의 입력단과 출력단 반사 손실은 14 dB 이상이다. 감쇠기의 IIP3는 33 dBm으로 측정되었다.

• ETRI Journal
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• 제35권4호
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• pp.638-643
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• 2013

This paper presents a 5-bit digital step attenuator (DSA) using a commercial 0.18-${\mu}m$ silicon-on-insulator (SOI) process for the wideband phased array antenna. Both low insertion loss and low root mean square (RMS) phase error and amplitude error are achieved employing two attenuation topologies of the switched path attenuator and the switched T-type attenuator. The attenuation coverage of 31 dB with a least significant bit of 1 dB is achieved at DC to 20 GHz. The RMS phase error and amplitude error are less than $2.5^{\circ}$ and less than 0.5 dB, respectively. The measured insertion loss of the reference state is less than 5.5 dB at 10 GHz. The input return loss and output return loss are each less than 12 dB at DC to 20 GHz. The current consumption is nearly zero with a voltage supply of 1.8 V. The chip size is $0.93mm{\times}0.68mm$, including pads. To the best of the authors' knowledge, this is the first demonstration of a low phase error DC-to-20-GHz SOI DSA.

• 한국광학회:학술대회논문집
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• 한국광학회 2005년도 제16회 정기총회 및 동계학술발표회
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• pp.292-295
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• 2005

Variable optical attenuators (VOA) made of low-loss fluorinated polymers are demonstrated which shows a low operating power less than 30 mW due to the superior thermo-optic effect of polymer material and a low insertion loss less than 1.0 dB by incorporating highly fluorinated polymers to reduce the absorption loss at 1550 nm. An attenuator-integrated low-crosstalk polymeric digital optical switch (DOS) is also demonstrated. The switch and attenuator shares a single connected electrode which is controlled by a single current source. Due to the simple structure of the integrated attenuator, the device length is reduced to 1 cm so as to provide low insertion loss of 0.8 and 1.1 dB for 1300 and 1550 nm, respectively. The attenuator radiates remained optical signal on the switch-off branch in order to decrease the switching crosstalk to be less than -70 dB with an applied electrical power of 200 mW.

• 한국산학기술학회논문지
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• 제15권5호
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• pp.3079-3085
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• 2014

본 논문에서는 수동소자를 이용한 필터 설계기술을 기반으로 하고 디지털 계단형 감쇠기를 이용하여 전력레벨 조절이 가능한 주파수 상향 변환기를 설계 및 제작하였다. 제작한 주파수 변환기는 저전력 및 저가의 제작비용을 실현하였으며 전력레벨의 조절이 가능하여 광범위한 영역에서 사용이 가능하다. 실험 결과, 중심 주파수 1, 200MHz에서 160MHz의 대역을 확보하였으며 이득은 평균 0.75dB임을 확인하였다. 또한, 디지털 감쇠기를 통해 전력레벨을 10~-21.5dBm까지 조절이 가능함을 확인하였다.

• ETRI Journal
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• 제33권2호
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• pp.275-278
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• 2011

This letter presents a polymer $1{\times}2$ thermo-optic totalinternal-reflection digital optical switch (TIR-DOS) with an index contrast of 1.5%-${\delta}$ operating at low power consumption. The structure of our $1{\times}2$ TIR-DOS was created by adding a reflection port to that of a conventional multimode filtering variable optical attenuator. To improve the total-internalr-eflection efficiency, a heater offset was applied to the crossing region of multimode waveguides of the TIR-DOS. The fabricated $1{\times}2$ TIR-DOS shows a low electrical power consumption of 18 mW for an on-off ratio of 35 dB.

• 한국전자파학회논문지
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• 제27권1호
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• pp.60-68
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• 2016

본 논문에서는 6~18 GHz 대역 7-bit 28 dB 가변 신호 감쇠기의 설계 및 측정결과에 대하여 기술하였다. 기존의 switched-T 감쇠기에 칩 사이즈를 최소화하기 위해 인덕터를 사용하지 않았고, 보상용 병렬 커패시터를 추가하여 참조 상태 (reference state)와 감쇠 상태간의 위상 변화를 최소화하였다. 설계된 감쇠기는 $0.18{\mu}m$ CMOS 공정을 이용하여 제작하였다. 측정된 감쇠기의 해상도와 전체 감쇠 범위는 각각 0.22 dB 및 28 dB이다. 6~18 GHz의 동작 주파수에서 RMS 감쇠 오차는 0.26 dB 이하, 위상 오차는 $3.2^{\circ}$ 이하로 측정되었으며, 참조상태 손실은 12.4 dB 이하이다. 전체 주파수 범위와 감쇠상태에서 입출력 반사손실은 9.4 dB 이상이다. 패드를 포함하지 않은 칩 면적은 $0.11mm^2$이다.

• 한국위성정보통신학회논문지
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• 제3권1호
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• pp.1-7
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• 2008

본 논문에서는 통신위성시스템 탑재를 위한 Ku-Band 선형화 채널증폭기 비행모델의 설계와 제작된 결과를 고찰하였다. 정착된 모든 서브모듈, 즉 가변이득증폭기, 가변전압감쇠기, 그리고 전치왜곡 보상회로를 위한 브랜치 라인 결합기와 검출기는 Thin-Film Hybrid 작업으로 제작되었다. 제작된 모듈의 성능은 초고주파 회로분석 시뮬레이션 툴과 우주환경에서의 전기적인 성능시험을 통하여 검증하였다.

• ETRI Journal
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• 제40권6호
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• pp.693-698
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• 2018

This paper presents a true-time delay (TTD) using a commercial $0.13-{\mu}m$ CMOS process for wideband phased-array antennas without the beam squint. The proposed TTD consists of four wideband distributed gain amplifiers (WDGAs), a 7-bit TTD circuit, and a 6-bit digital step attenuator (DSA) circuit. The T-type attenuator with a low-pass filter and the WDGAs are implemented for a low insertion loss error between the reference and time-delay states, and has a flat gain performance. The overall gain and return losses are >7 dB and >10 dB, respectively, at 2 GHz-18 GHz. The maximum time delay of 198 ps with a 1.56-ps step and the maximum attenuation of 31.5 dB with a 0.5-dB step are achieved at 2 GHz-18 GHz. The RMS time-delay and amplitude errors are <3 ps and <1 dB, respectively, at 2 GHz-18 GHz. An output P1 dB of <-0.5 dBm is achieved at 2 GHz-18 GHz. The chip size is $3.3{\times}1.6mm^2$, including pads, and the DC power consumption is 370 mW for a 3.3-V supply voltage.