• 한국재료학회지
• /
• 제4권6호
• /
• pp.662-668
• /
• 1994

실리콘 질화막을 습식 산화하여 제작한 산화막/질화막 복합층과 이 박막의 산화막을 식각하여 제작한 oxynitride 박막의 물리적, 전기적 특성을 기술하였다. $900^{\circ}C$에서 산화시간이 증가함에 따라 산화막/질화막의 경우에는 축전용량은 급격히 감소하였으나 절연 파괴전장은 증가하였다. Oxynitrite박막은 축전용량과 절연파괴 전장이 모두 증가하였다. Oxynitride박막의 경우 축전 용량의 증가와 절연 파괴 전장이 증가하였는데 이는 유효 주께 감소와 박막의 양질화에 기인하였다. 또한, 산화 시강의 증가에 따라 Oxynitride박막의 TDDB특성과 초기 불량율도 향상되었다. 결론적으로 Oxynitride박막은 dynamic기억소자의 유전체 박막으로 사용하기에 적합하였다.

• 한국재료학회지
• /
• 제5권6호
• /
• pp.754-762
• /
• 1995

차세대 LSI용 유전체 박막으로서의 응용을 목적으로 RF 마그네트론 스퍼터링법으로 Si기판위에 SrTiO$_3$박막을 제조하였다. Ar과 $O_2$혼합가스 비, 바이어스 전압변화, 열처리 온도등의 증착조건을 다양하게 변화시키며 SrTiO$_3$박막을 제조하여 최적의 증착조건을 조사하였다. 박막의 결정성을 XRD로, 박막과 Si 사이의 계면의 조성분포를 AES로 각각 분석하였다. Ar과 $O_2$의 혼합가스를 스퍼터링 가스로 사용함으로써 결정성이 좋은 박막을 얻었다. 그리고 보다 치밀한 박막을 얻고자 바이어스 전압을 걸어주며 증착시켰다. 본 실험결과에서는 스퍼터링 가스는 Ar+20% $O_2$혼합가스, 바이어스 전압은 100V에서 좋은 결정성을 얻었다. 또한 하부전극으로 Pt, 완충층으로 Ti를 사용함으로써 SrTiO$_3$막과 Si 기판과의 계면에서 SiO$_2$층의 형성을 억제할 수 있었으며, Si의 확산을 막을 수 있었다. 전류 및 유전특성을 측정하기 위해 Au/SrTiO$_3$/Pt/Ti/SiO$_2$/Si로 구성된 다층구조의 시편을 제작하였다. Pt/Ti층은 RF 스퍼터링으로, Au 전극은 DC 마그네트론 스퍼터링법으로 증착시켰다 $600^{\circ}C$로 열처리함에 의해 미세하던 결정림들이 균일하게 성장하였으며, 이에 따라 유전율이 증가하고 누설전류가 감소하였다. $600^{\circ}C$에서 열처리한 두께 300nm의 막에서 유전율은 6.4fF/$\mu\textrm{m}$$^2$이고, 비유전상수는 217이었으며, 누설전류밀도는 2.0$\times$$10^{-8}$ A/$\textrm{cm}^2$로 양질의 SrTiO$_3$박막을 제조하였다.

• 한국진공학회지
• /
• 제9권3호
• /
• pp.258-262
• /
• 2000

$YMnO_3$박막은 고주파 스퍼터를 사용하여 Si(100)과 $Y_2O_3$/si(100)기판에 증착하였다. 증착시에 산소 분압의 조건과 열처리 온도는 YMnO$_3$ 박막의 결정성과 그 메모리 윈도우의 특성에 매우 중요한 영향을 주었다. XRD 측정 결과 산소 분압 0%에서 증착후 $870^{\circ}C$에서 1시간 동안 후열처리한 $YMnO_3$ 박막은 c-축을 따라 매우 잘 배향되었음을 확인하였다. 반면 산소분압 20%에서 Si(100)과 $Y_2O_3$/Si(100) 기판위에 증착된 $YMnO_3$박막의 결정화는 XRD측정 결과 $Y_2$O$_3$ peak가 보이는 것으로 보아 YMnO$_3$박막내에 과잉의 $Y_2O_3$가 c-축으로의 배향을 억제하는 것을 알 수 있다. 특히 산소분압 0%에서 증착한 Pt/$YMnO_3/Y_2O_3$/Si 구조에서의 메모리 윈도우 특성은 c-축으로 잘 배향된 결과로 인해 인가전압 2~12V에서 0.67-3.65V이었으며 이는 $Y_2O_3$/si 기판위에 산소분압 20%에서 증착한 박막 (0.19~1.21V)보다 동일한 인가전압에서 3배 정도의 큰 메모리 윈도우 특성을 보였다.

• 한국전기전자재료학회논문지
• /
• 제22권2호
• /
• pp.101-106
• /
• 2009

In this paper, Thin films of $HfO_2$/Hf were deposited on p-type wafer by Atomic Layer Deposition (ALD). We studied the electrical and material characteristics of $HfO_2$/Hf/Si MOS capacitor depending on thickness of Hf metal layer. $HfO_2$ films were deposited using TEMAH and $O_3$ at $350^{\circ}C$. Samples were then annealed using furnace heating to $500^{\circ}C$. Round-type MOS capacitors have been fabricated on Si substrates with $2000\;{\AA}$-thick Pt top electrodes. The composition rate of the dielectric material was analyzed using TEM (Transmission Electron Microscopy), XRD (X-ray Diffraction) and XPS (X-ray Photoelectron Spectroscopy). Also the capacitance-voltage (C-V), conductance-voltage (G-V), and current-voltage (I-V) characteristics were measured. We calculated the density of oxide trap charges and interface trap charges in our MOS device. At the interface between $HfO_2$ and Si, both Hf-Si and Hf-Si-O bonds were observed, instead of Si-O bond. The sandwiched Hf metal layer suppressed the growing of $SiO_x$ layer so that $HfSi_xO_y$ layer was achieved. And finally, the generation of both oxide trap charge and interface trap charge in $HfO_2$ film was reduced effectively by using Hf metal layer.

• 전자공학회논문지D
• /
• 제36D권1호
• /
• pp.29-37
• /
• 1999

La 농도에 따른 PLT 박막을 sol-gel법으로 제작하여, La 농도가 PLT 박막의 전기적 특성에 미치는 영양을 조사하였다. La 농도가 5 mol%에서 28 mol%로 증가함에 따라 10KHz의 주파수에서 비유전률은 428에서 761로 증가하였고 유전손실은 0.063에서 0.024로 감소하였으며, 누설전류밀도는 150kV/cm의 전기장에서 6.96${\mu}A/cm^2$에서 0.79${\mu}A/cm^2$으로 감소하는 추세를 보였다. La 농도에 따른 PLT 박막의 이력곡선을 측정한 결과, La의 농도가 5mol%에서 28mol%로 증가함에 따라 잔류분극은 9.55${\mu}C/cm^2$ 에서 1.10${\mu}C/cm^2$ 으로 항전계는 46.4kV/cm에서 13.7kV/cm로 감소하였다. La 농도를 5 mol%에서 28 mol% 까지 변화시킨 PLT 박막에 대한 피로특성을 조사한 결과, La 농도가 증가할수록 피로특성이 현저히 개선됨을 알 수 있었다. 특히, La 농도가 28mol%인 PLT 박막의 경우, 상유전상을 가지며 5V에서 전하축적밀도와 누설전류밀도는 각각 134fC/${\mu}cm^2$과 1.01${\mu}A/cm^2$ 이었으며, La 농도가 10mol%인 PLT 박막은 6.96${\mu}C/cm^2$의 잔류분극과 40.2kV/cm의 항전계를 가졌다. 또한 ${\pm}5V$ 의 사각펄스를 $10^9$회 가한 후에도 잔류분극의 값이 약 20% 감소하는 비교적 우수한 특성을 나타내었다. 결론적으로, La이 10mol% 와 28mol% 첨가된 PLT 박막은 각각 NVFRAM과 차세대 DRAM 용 캐패시터 절연막으로 사용될 수 있는 매우 유망한 재료라 생각할 수 있다.

• 한국진공학회지
• /
• 제2권2호
• /
• pp.246-254
• /
• 1993

DRAM 커패시터에서 축정용량을 증대시키기 위한 기초연구로서 2가지 방법을 시도하였다. 첫째로, 커패시터의 유효 표면적을 증대시키기 위해 HSG(hemispherical grain)와 rugged 형태의 표면형상을 갖는 폴리실리콘 전극을 저압 화학기상증착법을 이용하여 제잘하였다. 그 결과 기존의 평평한 폴리실리콘 전극에 비하여 유효면적이 증대된 폴리실리콘 전극이 형성되었다. 둘째로, 고유 전상수를 갖는 $Ta_2O_5$ 박막을 각각의 전극에 플라즈마 화학기상증착법으로 증착시키고 후열처리한 후 전기적 특성변화를 조사하였다. MIS(metal-insulator-semiconductor) 구조의 커패시터를 제작하여 전기적 특성을 측정한 결과, HSG와 rugged 형상의 표면을 갖는 전극에서 기존의 평평한 표면을 갖는 전극에 비하여 축전용량은 1.2~1.5배까지 증대하였으나, 주설전류는 표면적의 증가에 따라 함께 증가함을 보였다. TDDB 특성에서도 HSG와 rugged 형상의 표면을 갖는 전극들이 평평한 표면형상에 비하여 더 열화되었음을 보여주었다. 이상과 같은 결과는 $Ta_2O_5$ 유전박막을 이용한 차세대 DRAB 커패시터 연구에 기초자료로 이용될 수 있을 것으로 본다.