• 한국도로학회논문집
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• 제14권4호
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• pp.103-111
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• 2012

PURPOSES : Effective speed management is necessary for preventing traffic crashes on the road. Speed hump is known as an effective tool for managing speed. Unlike existing studies which are mainly focused on humps for vehicles, this study proposed a novel method to determine design parameters for bicycle speed humps based on a multi-criteria decision making process. METHODS : Three objectives including the effectiveness of speed reduction, bicycle safety, and user's comfortability were incorporated into the proposed evaluation framework for determining design parameters. A multi-criteria value function was also derived and utilized as a part of the proposed method. RESULTS : Extensive simulations and statistical tests show that an integrated bike-box way is identified as the best in terms of operational efficiency and safety. CONCLUSIONS : It is expected that the outcomes of this study can be a valuable precursor for developing design guidelines for bicycle road and facility.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.74-86
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• 2002

본 논문은 결정 궤환 구조를 갖는 차동 위상 검출기의 고속 데이터 처리를 위한 VLSI 구조를 제안한다. 기존 차동 위상 검출 방식의 낮은 BER 성능을 극복하기 위해 DF-DPD, DPD-RGPR, DFDPD-SA 등의 다중 심볼 검출 방식이 제시되었다. 이러한 검출 방식들은 참조 위상으로 사용되는 이전 심볼에서의 잡음 효과를 작게 하기 위하여 검출된 위상을 궤환시키는 구조를 갖고 있다. 하지만, 검출된 위상을 궤환시키는 작용은 데이터 처리 속도를 기존의 차동 위상 검출기보다 느리게 한다. 본 논문에서는 결정 궤환 구조를 갖는 차동 위상 검출기가 기존의 차동 위상 검출 방식처럼 고속으로 데이터를 처리할 수 있는 VLSI 구조를 제안하였다. 제안된 구조는 'M-1' 번째 과정에서 'M' 번째 과정을 미리 계산하는 선계산(pre-calculation) 방식과 'M-1'번째 과정에서 예견 위상들을 궤환시키는 선결정 궤환(pre-decision feedback) 방식을 갖는다. 본 논문에서 제안된 구조는 VHDL(Very-high-speed-IC Hardware Description Language)를 사용하여 RTL(Register Transfer Level)로 구현되었다. 시뮬레이션 결과, 제안된 구조는 고속으로 데이터를 처리함을 확인하였다.

• 한국측량학회지
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• 제24권5호
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• pp.425-431
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• 2006

최근 정부는 제4차 국토종합계획을 수정 보완하는 등 국토의 균형발전에 많은 노력을 경주하고 있다. 그러나, 기존 도로의 교통사고발생은 OECD 29개 국가 중 최하위권인 25위로 머물러있는 실정이다. 따라서 본 연구에서는 고속국도 및 국도 등에서 교통사고가 가장 많이 발생하고 있는 입체교차시설인 인터체인지 분기점의 기존 설계기준에 대한 문제점을 분석하여 적합한 설계속도를 제안하고자 한다. 그 결과로 교통사고를 미연에 방지하고 안전하고 쾌적한 도로조건 확보 및 교통용량의 극대화 등 도로기능을 극대화할 수 있는 유출입 접속부에서의 설계속도를 얻고자 한다.

• 한국철도학회논문집
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• 제7권2호
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• pp.107-113
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• 2004

This study presents a development of DeCatS(Detail Design of High Speed Catenary System) which is a software to design high speed catenary system automatically. The program is developed by Korea Railroad Research Institute with the support of KHSR. A process of developing it and a comparison with LEXCAT. in order to demonstrate a preciseness of that, were performed. In the program, decision of H-beam, cantilever fitting, management of materials, automatic drawing and etc. according to input conditions can be accomplished. In this study, especially the program algorithm for the decision of mast was introduced.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2011년도 춘계학술대회 논문집
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• pp.644-651
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• 2011

This study presents a development of DeCatS(Detail Design of High Speed Catenary System) which is a software to design high speed catenary system automatically. The program is developed by Korea Railroad Research Institute with the support of KHSR. A process of developing it and a comparison with LEXCAT, in order to demonstrate a preciseness of that, were performed. In the program, decision of H-beam, cantilever fitting, management of materials, automatic drawing and etc. according to input conditions can be accomplished. In this study, especially the program algorithm for the decision of mast was introduced.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2008년도 춘계학술대회 논문집
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• pp.1195-1200
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• 2008

The railway bridge design specification used in our country at present, is reflected results that take into account link between vehicle and roadbed according to decision of TGV vehicle style in 1994, and executes design verification. Hereafter, the particular loading condition and the design speed of the high-speed EMU that is recognized to the next generation of high speed railway, are plain difference with TGV vehicle style decided in 1994. The effect that these load and design speed get in roadbed, especially superstructure, displays difference with the existent high speed railway. The goal of this study is to choose the suitable bridge type, and to reduce the construction cost for the next generation of railway, i.e., the high-speed EMU.

• 한국철도학회논문집
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• 제12권3호
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• pp.427-436
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• 2009

본 연구는 철로를 신설 또는 확장 시 목표로 설정한 지표를 최적화시키는 최적 노선구간을 선정하여 철도망의 네트워크 효과를 고려하는 방법론인 철도망 설계모형(Railway Network Design Problem, RNDP)을 이용하여 설계속도 수준별 고속철도망의 노선축별 분석구간별 투자우선순위를 선정하였다. RNDP의 목적함수를 총 통행시간 최소화로 설정하여 분석한 결과 투자우선순위가 가장 높은 고속철도망 노선축은 서동축이며, 다음으로 서해축, 남해축 순으로 나타났다. 또한 노선축별 최적안은 서동축의 경우 전 구간을 400km/h급으로 신선을 건설하는 대안이, 서해축의 경우 전라선 익산$\sim$여수 구간을 200km/hr급으로 고속화하는 사업을 활용하고 이 구간을 제외한 나머지 신선 구간(송도$\sim$익산)을 400km/h급으로 건설하는 대안인 것으로 분석되었다. 마지막으로 남해축의 경우에는 경전선, 즉 순천$\sim$마산 구간을 200km/hr로 고속화하는 사업을 활용하여 나머지 신선 구간(목포$\sim$순천, 마산$\sim$부산)을 350km/h로 건설하는 대안인 것으로 분석되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 춘계종합학술대회
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• pp.226-230
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• 2000

본 논문에서는 CPLD 칩을 이용하여 QPSK 복조기를 구현하고, 그 결과를 검토하였다. 복조기는 비트 동기를 포착하는 STR(Symbol Timing Recovery) loop와 반송파 동기를 포착하는 CPR(Carrier Phase Recovery) loop로 구성된다 STR loop는 DD-Gardner 방식을, CPR loop는 빠른 반송파 포착을 위하여 Decision-Directed 동기화 방식을 이용하여 구현한 결과를 제시하였다. Altera사의 Design Compiler를 이용하여 FLEX10K 칩에 합성한 QPSK 복조기의 속도는 약 2 (Mbps)의 전송속도를 가지며, ASIC으로 구현시에는 CPLD 속도의 5-6배 이상의 고속화가 가능하다.

• 대한토목학회논문집
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• 제31권1D호
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• pp.65-72
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• 2011

고속도로 분기부 연결로상에서는 연속되는 유출형태가 나타나게 되어, 주행상의 안전성을 고려한 1차, 2차 분류지점 간 적정 이격거리(L)를 확보하는 것은 매우 중요한 사항이다. 본 연구에서는 현행 도로설계 지침에서 제시한 240m라는 동일한 설계기준을 적용하는 대신에, 동 구간에서 운전자에게 필요한 인지반응시간과 차로변경시간을 고려한 적정 이격거리를 산정하는 방식을 제안하였다. 특히 인지반응시간과 관련하여 정지시거 계산에 활용되는 기존의 2.5초와 더불어 기하구조 상의 특성을 고려한 판단시거 계산에 활용되는 보다 긴 인지반응시간을 추가적으로 고려하였다. 더불어 적정 이격거리 산정의 타당성을 확인하기 위해 고속도로 분기점 중 사고가 잦은 네 개의 분기점을 대상으로 교통사고 발생현황을 조사하여, 본 연구에서 검토한 적정 이격거리 산정방법을 적용하여 최소 이격거리를 도출하여 보았다. 연구 결과, 현재의 기준치가 정지시거를 중심으로 할 때는 충분한 최소 이격거리를 제시하고 있지만 판단시거를 중심으로 할 때는 충분하지 못하다는 점을 확인할 수 있었다. 사고가 잦은 현장에서 조사한 차량들의 실제 주행속도가 설계속도와 비교해 월등히 높은 점을 감안한다면, 지침에서 제시하는 것과 같은 획일적인 이격거리의 적용보다는 예상되지 못한 상황을 가정하여 적정 이격거리를 구하게 되는 판단시거를 중심으로 한 이격거리 계산과 설계가 오히려 더 설득력 있을 것으로 사료된다.

• 한국산업정보학회논문지
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• 제8권1호
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• pp.83-91
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• 2003

본 논문에서는 QPSK 방식을 채용하는 고속 무선 전송 시스템에 적용될 수 있는 all-digital QPSK 복조기에 대해서, 복조기에 소요되는 알고리즘들을 고찰하고 이를 구현하기 위한 H/W구조에 대해서 언급한다. All-digital QPSK 복조기를 구현하기 위해서, 비트 동기를 포착하는 심볼 동기부와 반송파 동기를 포착하는 반송파 동기부가 구현되어야 하는데, 심볼 동기부로는 Gardner 알고리즘을, 반송파 동기부로는 빠른 반송파 포착을 위한 Decision-Directed 동기화 알고리즘을 적용하여 설계, 구현하였다. 설계한 QPSK 복조기를 Altera사의 Design Compiler를 이용하여 CPLD-EPF10K100GC 503-4 칩에 합성해 본 결과 약 2.6 Mbps의 전송속도까지 복조가능하였다. Speed grade 1인 CPLD칩에서 구현하면 5배 정도 고속화가 가능하고, 설계된 all-digital QPSK 복조기를 ASIC으로 구현할 경우 CPLD 속도의 5∼6배 이상 고속화가 가능하므로 약 50 Mbps급 all-digital QPSK 복조가 가능하다.