• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1994년도 Proceedings of the Korea Automatic Control Conference, 9th (KACC) ; Taejeon, Korea; 17-20 Oct. 1994
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• pp.7-12
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• 1994

This paper describes an outline of pseudorandom M-sequence and its applications to measurement and control engineering. At first, generation and properties of M-sequence is briefly described and then its applications to delay time measurement, information transmission by use of M-array, two dimensional positioning, fault detection of logical circuit, fault detection of RAM, linear and nonlinear system identification.

• 전기학회논문지
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• 제60권6호
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• pp.1146-1151
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• 2011

There are two methods for train control in information transmission by using track circuit system and installing wayside transmitter. Information signal is transmitted to the on-board antenna by using rails. Continuous information about train intervals, speed and route is received by on-board antenna in AF track circuit system. The information signal is included with carrier wave and received by magnetic coupling in the on-board antenna. Therefore, it is important to define standard current level in the AF track circuit system. When current flowed to rails is low, magnetic sensors are not operated by decreasing magnetic field intensity. Hence, SNR is decreased because electric field intensity is decreased. When the SNR is decreased, there is the serious influence of noise upon demodulation. So, the frequency of information signal is not extracted in frequency response. Thus, it is possible to happen to train accident and delay as the information signal is not analyzed in the on-board antenna. In this paper, standard energy density is calculated by using Parseval's theory in UM71c track circuit. Hence, detection time of information signal is presented.

• 전자공학회논문지D
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• 제35D권6호
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• pp.28-36
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• 1998

낮은 전압에서 고속으로 동작이 가능한 고속 비반전 SOI 버퍼 회로를 제안하였다. 제안된 버퍼 회로는 효율적으로 연결된 보조 MOS 트랜지스터를 경유하여 바디 전압이 동적으로 제어된다. 소자 시뮬레이션을 수행하여 바디가 보조 MOS 트랜지스터로 제어되는 MOS 소자의 전류 구동능력을 보이고 기존의 다른 방식과 비교하였다. SPICE를 이용한 회로 시뮬레이션을 통하여 제안된 버퍼 회로의 지연시간 특성을 조사하고 같은 사양을 가진 기존의 SOI CMOS 버퍼 회로와 비교하였다. 같은 면적을 기준으로 하여 제안된 버퍼회로는 기존의 버퍼 회로에 비해 1.2 V의 동작전압과 2 pF의 부하용량에 대하여 약 36% 지연 시간 단축을 보였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 하계학술대회 논문집 C
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• pp.1852-1854
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• 2003

In manufacturing processes, various and suitable pulse shapes are required for the purpose of material processing. In order to make various pulse shapes with variable pulse length and high duty cycle, We have fabricated the power supply consisting 6 SCRs and the Pulse Forming Network(PFN) with the precise delay time control. So our control system has three switching circuits, 3 mesh PFN, and simmer circuit. In addition, we have designed and fabricated the PIC one-chip microprocessor(16F877) to control the delay time of sequential switching.

• 전력전자학회논문지
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• 제9권3호
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• pp.275-284
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• 2004

본 논문은 동적전압보상기(DVR)의 제어를 위한 우수한 성능의 디지털제어기를 제시하고 제어이득(Control Gain)의 설정에 관하여 논한다. DVR계통의 전력회로를 분석하여 DVR의 운전한계를 찾고 그에 따른 제어목표 및 제어기 구조를 제시한다. 디지털 제어기는 인버터의 PWM 스위칭과 함께 제어시스템의 시간지연을 야기한다. 이러한 시간 지연은 제어시스템의 전달함수를 1차수 높게 하여 제어시스템을 더한층 복잡하고 불안정하게 한다. 본 논문은 제어기의 시간지연을 고려하여 제안된 제어기의 이득을 설정하는 방법을 제시하고 인버터의 스위칭 주파수와 관련하여 출력측 필터요소의 설계지침을 제시한다. 제안된 설계방법에 의하여 전디지털화(Full Digital Control) 된 DVR 시스템을 제작하여 이론을 검증한다.

• 대한의용생체공학회:의공학회지
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• 제25권6호
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• pp.565-573
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• 2004

본 연구에서는 심혈관시스템 내의 압력 변화를 감지하는 압수용체 중 가장 대표적인 대동맥 압수용체의 시뮬레이션을 위한 심활성도 압반사 제어모델을 제안하였다. 그리고 제안된 모델은 압반사 조절, 시간지연을 포함한 전기회로 모델들로 구성하였으며, 대동맥동의 압반사 조절시 시간지연이 심주기와 일회 심박출량에 주는 영향을 관찰할 수 있도록 하였다. 심활성도 압수용체 제어 모델에서 시간지연의 기전은 대동맥동 압수용체에서 감지된 압력 정보가 구심성 신경으로 전달되고, 이 정보는 중추신경을 거쳐 원심성 신경으로 전달되어 제어 기능을 수행한다. 제안된 모델의 시뮬레이션 결과 시간지연에 따라 심혈관시스템 변이성의 세가지 패턴을 관찰할 수 있었다. 먼저 시간지연이 2.5초 이상일 경우에는 대동맥압, 일회심박출량, 심박동수가 비주기적으로 발생하고 불규칙인 것을 관찰할 수 있었고, 시간지연이 0.1초에서 2.5초 사이일 경우에는 주기적인 진동이 발생함을 관찰할 수 있었다. 그리고 시간지연이 0.1초 이하인 경우에는 심박동수와 동맥압-심박동수의 궤적은 안정상태를 유지함을 관찰할 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 추계학술대회
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• pp.459-461
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• 2022

Network-on-Chip (NoC) 이 오프칩 네트워크 기반의 기존 병렬처리 시스템과 가장 크게 다른 점은 데이터 패킷 라우팅을 중앙 제어 방식(Centralized control scheme)으로 수행한다는 점이다. 이러한 환경에서 Best-effort 패킷 라우팅 문제는 데이터 패킷이 해당 코어에 도달 및 처리되는 시간을 Cost 로 하는 실시간 최소화 할당 문제(Assignment problem)가 된다. 본 논문에서는 할당 문제의 선형 대수 방정식에 대한 대표적인 연산 복잡도 저감 알고리즘인 헝가리안 알고리즘을 하드웨어 가속기 형태로 구현하였다. TSMC 0.18um 표준 셀라이브러리를 이용하여 논리 합성한 결과 헝가리안 알고리즘의 연산과정을 그대로 구현한 하드웨어 회로보다 Cost 분포에 대한 Case 분석을 통하여 구현한 것이 면적은 약 16%, Propagation delay는 약 52% 감소한 것으로 나타났다.

• 전기학회논문지
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• 제62권10호
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• pp.1487-1493
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• 2013

A new simple control method for active power filter, which can realize the complete compensation of harmonics is proposed. In the proposed scheme, a model-based digital current control strategy is presented. The proposed control system is designed and implemented in a form referred to as internal model control structure. This method provides a convenient way for parameterizing the controller in term of the nominal system model, including time-delays. As a result, the resulting controller parameters are directly set based on the power circuit parameters, which make tuning of the controllers straightforward task. In the proposed control algorithm, overshoots and oscillations due to the computation time delay is prevented by explicit incorporating of the delay in the controller transfer function. In addition, a new compensating current reference generator employing resonance model implemented by a DSP(Digital Signal Processor) is introduced. Resonance model has an infinite gain at resonant frequency, and it exhibits a band-pass filter. Consequently, the difference between the instantaneous load current and the output of this model is the current reference signal for the harmonic compensation.

• 전자공학회논문지S
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• 제35S권9호
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• pp.111-117
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• 1998

본 논문은 LC공진회로를 이용한 사이크로컨버터의 휴지기간 없는 극성절환 방법에 관한 것이다. 제안한 방법에 따르면 극성절환시 회로단락을 방지하기 위한 휴지기간이 요구되지 않는다. 따라서 제어지연 및 출력전류의 고조파성분이 감소하게 된다. 그리고 제안한 방법은 비순환전류형의 다른 자연전류형 사이크로컨버터에도 확장될 수 있다. 본 논문에서는 휴지기간 없는 극성절환의 스위칭 방법에 대하여 검토하였으며 제안한 방법의 유용성을 확인하기 위하여 LC공진회로를 이용한 사이크로콘버터에 적용실험을 수행하였다.

• 디지털산업정보학회논문지
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• 제16권2호
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• pp.1-9
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• 2020

Many cryptographic and error control coding algorithms rely on finite field GF(2m) arithmetic. Hardware implementation of these algorithms needs an efficient realization of finite field arithmetic operations. Finite field multiplication is complicated among the basic operations, and it is employed in field exponentiation and division operations. Various algorithms and architectures are proposed in the literature for hardware implementation of finite field multiplication to achieve a reduction in area and delay. In this paper, a low area and delay efficient semi-systolic multiplier over finite fields GF(2m) using the modified Montgomery modular multiplication (MMM) is presented. The least significant bit (LSB)-first multiplication and two-level parallel computing scheme are considered to improve the cell delay, latency, and area-time (AT) complexity. The proposed method has the features of regularity, modularity, and unidirectional data flow and offers a considerable improvement in AT complexity compared with related multipliers. The proposed multiplier can be used as a kernel circuit for exponentiation/division and multiplication.