• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (D)
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• pp.302-305
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• 2006

In this paper, we have proposed a novel method using quantization of wavelet coefficients for secret data communication. First, speech signal is partitioned into small time frames and the frames are transformed into frequency domain using a WT(Wavelet Transform). We quantize the wavelet coefficients and embedded secret data into the quantized wavelet coefficients. The destination regard quantization errors of received speech as seceret dat. As most speech watermark techniques have a trade off between noise robustness and speech quality, our method also have. However we solve the problem with a partial quantization and a noise level dependent threshold. In additional, we improve the speech quality with de-noising method using wavelet transform. Since the signal is processed in the wavelet domain, we can easily adapt the de-noising method based on wavelet transform. Simulation results in the various noisy environments show that the proposed method is reliable for secret communication.

• 방송공학회논문지
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• 제11권4호
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• pp.386-395
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• 2006

다시점 영상 부호화 기술은 다시점 카메라로부터 취득된 다수의 영상을 부호화하는 기술로 매우 효율적인 압축 기술이 요구된다. 이를 위해 시점 간 예측 기술을 사용하고 있으나 예측 기법의 개선만으로는 전반적인 압축 성능 향상에는 한계를 보인다. 따라서 본 논문에서는 역양자화기의 성능 개선을 통해 다시점 영상 부호화의 압축 효율을 보다 향상 시키고자 한다. 다시점 영상 부호화는 기본적으로 H.264/AVC를 기반으로 구현되어 있으므로 H.264/AVC의 양자화/역양자화 기법을 그대로 사용하고 있다. 기존 양자화/역양자화 기법의 문제점은 부호화해야 하는 오류 신호들의 확률 분포가 라플라시안 분포를 갖는다는 가정 하에 양자화기와 역양자화기가 설계되어 있어 입력되는 신호가 라플라시안 분포를 따르지 않을 경우 성능이 떨어진다. 이와 같은 오류 신호의 실제 확률 분호와 양자화/역양자화기의 확률 분포 불일치 문제로 인한 압축 효율 저하 문제를 해결하기 위해 본 논문에서는 양자화 계수 분포 기반의 효율적 역양자화 기법을 제안하다. 추가적인 정보의 전송 없이 복호기에 전송된 양자화 계수들을 이용하여 원본 오류 신호의 확률 분포를 예측하고 이를 바탕으로 보다 정확한 역양자화 값을 찾아내어 압축 성능을 개선한다. 다양한 실험 결과 제안하는 알고리듬은 기존 알고리듬에 비해 높은 비트율에서 최대 1.5 dB에서 최소 0.6 dB의 성능향상을 보인다.

• Journal of Electrical Engineering and Technology
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• 제13권1호
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• pp.476-484
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• 2018

The high capacity audio watermarking algorithms are facing a main challenge in satisfying the robustness against attacks especially on de-synchronization attacks. In this paper, a robust and a high capacity algorithm is proposed using segment selection, Stationary Wavelet Transform (SWT) and the Quantization Index Modulation (QIM) techniques along with new synchronization mechanism. The proposed algorithm provides enhanced trade-off between robustness, imperceptibility, and capacity. The achieved watermarking improves the reliability of the available watermarking methods and shows high robustness towards signal processing (manipulating) attacks especially the de-synchronization attacks such as cropping, jittering, and zero inserting attacks. For imperceptibility evaluation, high signal to noise ratio values of above 22 dB has been achieved. Also subjective test with volunteer listeners shows that the proposed method has high imperceptibility with Subjective Difference Grade (SDG) of 4.76. Meanwhile, high rational capacity up to 176.4 bps is also achieved.

• 한국정보통신학회논문지
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• 제26권6호
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• pp.850-858
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• 2022

리소스가 제한된 임베디드 장치에 GRU를 배포하기 위해 이 논문은 구조적 압축을 가능하게 하는 재구성 가능한 FPGA 기반 GRU 가속기를 설계한다. 첫째, 조밀한 GRU 모델은 하이브리드 양자화 방식과 구조화된 top-k 프루닝에 의해 크기가 대폭 감소한다. 둘째, 본 연구에서 제시하는 재사용 컴퓨팅 패턴에 의해 외부 메모리 액세스에 대한 에너지 소비가 크게 감소한다. 마지막으로 가속기는 알고리즘-하드웨어 공동 설계 워크플로의 이점을 얻는 구조화된 희소 GRU 모델을 처리할 수 있다. 또한 모든 차원, 시퀀스 길이 및 레이어 수를 사용하여 GRU 모델에 대한 추론 작업을 유연하게 수행할 수 있다. Intel DE1-SoC FPGA 플랫폼에 구현된 제안된 가속기는 일괄 처리가 없는 구조화된 희소 GRU 네트워크에서 45.01 GOPs를 달성하였다. CPU 및 GPU의 구현과 비교할 때 저비용 FPGA 가속기는 대기 시간에서 각각 57배 및 30배, 에너지 효율성에서 300배 및 23.44배 향상을 달성한다. 따라서 제안된 가속기는 실시간 임베디드 애플리케이션에 대한 초기 연구로서 활용, 향후 더 발전될 수 있는 잠재력을 보여준다.

• 전기전자학회논문지
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• 제17권3호
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• pp.241-247
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• 2013

This paper presents the design of a System on Programmable Chip (SoPC) based on Field Programmable Gate Array (FPGA) for speech recognition in which Mel-Frequency Cepstral Coefficients (MFCC) for speech feature extraction and Vector Quantization for recognition are used. The implementing process of the speech recognition system undergoes the following steps: feature extraction, training codebook, recognition. In the first step of feature extraction, the input voice data will be transformed into spectral components and extracted to get the main features by using MFCC algorithm. In the recognition step, the obtained spectral features from the first step will be processed and compared with the trained components. The Vector Quantization (VQ) is applied in this step. In our experiment, Altera's DE2 board with Cyclone II FPGA is used to implement the recognition system which can recognize 64 words. The execution speed of the blocks in the speech recognition system is surveyed by calculating the number of clock cycles while executing each block. The recognition accuracies are also measured in different parameters of the system. These results in execution speed and recognition accuracy could help the designer to choose the best configurations in speech recognition on SoPC.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권3호
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• pp.159-167
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• 2005

Quantization effects (QEs), which manifests when the device dimensions are comparable to the de Brogile wavelength, are becoming common physical phenomena in the present micro-/nanometer technology era. While most novel devices take advantage of QEs to achieve fast switching speed, miniature size and extremely small power consumption, the mainstream CMOS devices (with the exception of EEPROMs) are generally suffering in performance from these effects. In this paper, an analytical model accounting for the QEs and poly-depletion effects (PDEs) at the silicon (Si)/dielectric interface describing the capacitance-voltage (C-V) and current-voltage (I-V) characteristics of MOS devices with thin oxides is developed. It is also applicable to multi-layer gate-stack structures, since a general procedure is used for calculating the quantum inversion charge density. Using this inversion charge density, device characteristics are obtained. Also solutions for C-V can be quickly obtained without computational burden of solving over a physical grid. We conclude with comparison of the results obtained with our model and those obtained by self-consistent solution of the $Schr{\ddot{o}}dinger$ and Poisson equations and simulations reported previously in the literature. A good agreement was observed between them.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.327-334
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• 2016

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 변환양자화기 하드웨어 구조를 제안한다. HEVC 변환기는 율-왜곡 비용을 비교하여 최적의 변환모드를 결정하지만 율-왜곡 비용은 변환과, 양자화, 역양자화 그리고 역변환을 통해 계산된 왜곡 값과 비트 량으로 결정된다. 따라서 상당히 많은 연산량과 소요시간이 필요하기 때문에 고해상도/고화질의 영상을 실시간으로 처리하는데 어려움이 따른다. 본 논문에서는 변환을 통한 계수의 합계를 비교하여 변환모드를 결정하는 방법을 제안한다. 성능 평가 지표는 BD-PSNR과 BD-Bitrate를 사용하였으며, 실험 결과를 토대로 영상의 화질에서 큰 변화 없이 신속하게 모드를 결정할 수 있음을 확인하였다. 제안하는 하드웨어 구조는 변환모드에 따라 다른 값을 동일한 출력에 할당하고 곱셈 계수가 최대한 중복되도록 구성하여 하드웨어 면적을 감소시키고 연속적인 파이프라인 동작으로 구현함으로써 성능을 높였으며, 기존의 제안된 논문에서 사용한 공정 대비 더 큰 공정을 사용한 것을 감안하여 면적은 1/2배 감소, 성능은 2.3배 증가하였다.

• 한국통신학회논문지
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• 제31권9C호
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• pp.869-875
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• 2006

현재 정지 영상 압축에 가장 많이 쓰이고 있는 JPEG 부호기는 블록 단위의 이산 여현 변환과 양자화 과정을 이용한다. 이러한 JPEG부호화 방식은 다른 정지 영상 부호화 방식에 비해서 상당히 우수한 압축 효율을 나타내지만 저 비트율에서 정지 영상을 부호화 할 경우 거친 양자화 과정으로 인해 블록내의 고주파 성분 계수들을 잃기 때문에 복호했을 때 블록 단위로 블록킹 현상이 발생한다. 본 논문에서는 높은 압축율로 정지 영상을 JPEG 부호화 하였을 때 발생하는 블록킹 현상을 간단하게 제거하는 방법을 제안한다. 제안하는 알고리즘은 블록의 경계에서 나타나는 블록킹 현상을 $4{\times}4$ 블록 단위의 DCT 도메인에서 효율적으로 제거하는 방법으로 먼저 블록 경계에서 나타나는 블록킹 현상의 특징을 DCT 도메인에서 관찰하고, 그 후에 $4{\times}4$ 블록 단위의 효과적인 필터링 방법을 이용하여 블록킹 현상을 제거한다. 실험 결과에서는 다른 알고리즘에 비해서 제안하는 알고리즘의 객관적이고 주관적인 화질의 우수함을 보인다.

• 조명전기설비학회논문지
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• 제29권3호
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• pp.69-80
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• 2015

This paper is writing about developing magnet power supply. It is very important for power supply to obtain output current in high precision and high stability. As a switching noise and a power noise are the cause of disrupting the stability of output current, to remove these at the front end, low pass filter with 300Hz cutoff frequency is designed and placed. And also to minimize switching noise of the current into magnet and to stop abrupt fluctuations, output filter should be designed, when doing this, we design it by considering load has high value inductance. As power supply demands the stability of less than 5ppm, high precision 24bit(300nV/bit) analog digital converter is needed. As resolving power of 24bit(300nV/bit) analog digital converter is high, it is also very important to design the input stage of analog digital converter. To remove input noise, 4th order low pass filter is composed. Due to the limitation of clock, to minimize quantization error between 15bit DPWM and output of ADC having 24bit resolving power, ${\Sigma}-{\Delta}$ modulation is used and bit contracted DPWM is constituted. And before implementing, to maximize efficiency, simulink is used.

• Journal of Information Processing Systems
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• 제12권3호
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• pp.468-488
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• 2016

The paper proposes a novel framework for 3D face verification using dimensionality reduction based on highly distinctive local features in the presence of illumination and expression variations. The histograms of efficient local descriptors are used to represent distinctively the facial images. For this purpose, different local descriptors are evaluated, Local Binary Patterns (LBP), Three-Patch Local Binary Patterns (TPLBP), Four-Patch Local Binary Patterns (FPLBP), Binarized Statistical Image Features (BSIF) and Local Phase Quantization (LPQ). Furthermore, experiments on the combinations of the four local descriptors at feature level using simply histograms concatenation are provided. The performance of the proposed approach is evaluated with different dimensionality reduction algorithms: Principal Component Analysis (PCA), Orthogonal Locality Preserving Projection (OLPP) and the combined PCA+EFM (Enhanced Fisher linear discriminate Model). Finally, multi-class Support Vector Machine (SVM) is used as a classifier to carry out the verification between imposters and customers. The proposed method has been tested on CASIA-3D face database and the experimental results show that our method achieves a high verification performance.