• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.181-187
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• 2003

This paper presents an 125MHz, 128-phase phase-locked loop using interpolation technique for digital timing recovery. To reduce the power consumption and chip area, phase interpolation was performed over only selected windows, instead of overall period. Four clocks were used for phase interpolation to avoid the output jitter increase due to the interpolation clock (clock used for phase interpolation) switching. Also, the output clock was fed back to finite-state machine (FSM) where the multiplexer selection signals are generated to eliminate the possible output glitches. The PLL implemented in a $0.25\mu\textrm{m}$ CMOS process and dissipates 80mW at 2.5V supply and occupies $0.84\textrm{mm}^2.

• 전기학회논문지
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• 제57권8호
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• pp.1440-1446
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• 2008

In this paper, a novel TMR (Triple Modular Redundancy) memory structure is proposed using state feedback control of asynchronous sequential machines. The main ability of the proposed structure is to correct the fault of SEU (Single Event Upset) asynchronously without resorting to the global synchronous clock. A state-feedback controller is combined with the TMR realized as a closed-loop asynchronous machine and corrective behavior is operated whenever an unauthorized state transition is observed so as to recover the failed state of the asynchronous machine to the original one. As a case study, an asynchronous machine modelling of TMR and the detailed procedure of controller construction are presented. A simulation results using VHDL shows the validity of the proposed scheme.

• 전기학회논문지P
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• 제59권4호
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• pp.401-404
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• 2010

In multibit Sigma-Delta Modulator, DWA(Data Weighted Averaging) among the DEM(Dynamic Element Matching) techniques was widely used to get rid of non-linearity that caused by mismatching of unit capacitor in feedback DAC path. this paper proposed the improved DWA architecture by adjusting clock timing of the existing DWA architecture. 2n Register block used for output was replaced with 2n S-R latch block. As a result of this, MOS Tr. can be reduced and extra clock can also be removed. Moreover, two n-bit Register block used to delay n-bit data code is decreased to one n-bit Register. In order to confirm characteristics, DWA for the 3-bit output with the proposed DWA architecture was designed on 0.18um process under 1.8V supply. Compared with the existing architecture. It was able to reduce the number of 222 MOS Tr.

• ETRI Journal
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• 제41권3호
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• pp.383-395
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• 2019

Clock Controlled Dual keeper Domino logic structures (CCDD_1 and CCDD_2) for achieving a high-speed performance with low power consumption and a good noise margin are proposed in this paper. The keeper control circuit comprises an additional PMOS keeper transistor controlled by the clock and foot node voltage. This control mechanism offers abrupt conditional control of the keeper circuit and reduces the contention current, leading to high-speed performance. The keeper transistor arrangement also reduces the loop gain associated with the feedback circuitry. Hence, the circuits offer less delay variability. The design and simulation of various wide fan-in designs using 180 nm CMOS technology validates the proposed CCDD_1 and CCDD_2 designs, offering an increased speed performance of 7.2% and 8.5%, respectively, over a conventional domino logic structure. The noise gain margin analysis proves good robustness of the CCDD structures when compared with a conventional domino logic circuit configuration. A Monte Carlo simulation for 2,000 runs under statistical process variations demonstrates that the proposed CCDD circuits offer a significantly reduced delay variability factor.

• ETRI Journal
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• 제25권3호
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• pp.149-155
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• 2003

A self-pulsating multisection distributed-feedback laser diode (DFB LD) can potentially realize all-optical clock extraction. This device generally consists of three sections, two DFB sections and one waveguide section. The most important variable in this device is detuning, which is the relative spectral position between the stop bands of two DFB sections. We fabricated a novel structure in which two gratings were located one over and one under the active layers. Each grating structure was independently defined in processing so that detuning, which is the prerequisite for self-pulsation, could be easily controlled. Observing various self-pulsating phenomena in these devices under several detuning conditions, we characterized the phenomena as dispersive Q-switching, mode beating, and self-mode-locking.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.50-55
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• 2011

본 논문은 Feedback 적분기 계수를 이용하여 IF 대역의 중심주파수 조절이 가능한 Bandpass SC Sigma-de1ta 변조기를 제안한다. 제안한 구조는 Feedback loop에 적분기를 추가함으로서 동일 차수의 기존 구조에 비해 중심주파수 조절에 필요한 계수와 계수를 결정하는 커패시터의 수를 줄이고 기본적인 비중첩 클락 이외의 추가적인 클락 및 클락에 대한 부가회로가 필요하지 않다. 따라서 설계가 용이하며, 고차 구성이 가능하면서 더 높은 해상도를 가진다. $0.18{\mu}m$ CMOS 공정을 이용하여 설계하였으며, 200 kHz의 대역폭, 80 MHZ의 샘플링 주파수에서 15 MHz, 20 MHz, 25 MHz 의 중심주파수 일 때 12 bit 이상의 해상도를 가진다.

• 예술인문사회 융합 멀티미디어 논문지
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• 제7권2호
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• pp.227-236
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• 2017

양자점 셀룰라 오토마타(QCA: quantum-dot cellular automata)는 나노 규모의 크기와 낮은 전력 소비로 각광받고 있으며, CMOS 기술 규모의 한계를 극복할 수 있는 대체 기술로 떠오르고 있다. 다양한 QCA 회로들이 연구되고 있고, 그 중 카운터와 상태 제어에 필요한 래치는 순차 회로의 구성 요소로서 제안되어 왔다. 래치는 이전 상태를 유지하기 위한 피드백 구조의 형태를 가지고 있으며, 이를 QCA 상에서 구현하기 위해 4 클럭을 소모하는 사각형 형태의 루프 구조를 사용한다. 기존의 QCA 상에서 제안된 래치는 동일 평면상에서 제안되었으며, 피드백 구조를 구현하기 위해 많은 셀과 클럭이 소모되었다. 본 논문에서는 이러한 단점을 개선하기 위해서 다층 구조를 이용한 새로운 형태의 SR 래치와 D 래치를 제안한다. 제안한 3차원 루프 구조는 다층 구조 기반의 설계이며 총 3개의 층으로 구성한다. 각 층의 배선은 다른 층과 영향을 받지 않도록 인접한 배선 간 2 클럭 차이를 주어 설계한다. 설계된 래치 구조는 시뮬레이션을 수행하고 기존의 래치와 비교 및 분석한다.

• 한국정보통신학회논문지
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• 제24권2호
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• pp.268-275
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• 2020

정보보안 응용에 적합한 self-timed 링 (ring) 기반 TRNG (true random number generator)의 경량 하드웨어 설계에 관해 기술한다. TRNG의 하드웨어 복잡도를 줄이기 위해 피드백 구조의 엔트로피 추출기를 제안하였으며, 이를 통해 링 스테이지 수를 최소화 하였다. 본 논문의 FSTR-TRNG는 동작 주파수와 엔트로피 추출 회로를 고려하여 링 스테이지 수가 11의 배수가 되도록 결정되었으며, 링 발진기가 등간격 모드로 진동할 수 있도록 토큰 (token)과 버블(bubble) 개수의 비를 결정하였다. FSTR-TRNG는 FPGA 디바이스에 구현하여 난수 생성 동작을 검증하였다. Spartan-6 FPGA 디바이스에 구현된 FSTR-TRNG로부터 2,000만 비트의 데이터를 추출하여 NIST SP 800-22에 규정된 통계학적 무작위성 테스트를 수행한 결과, 15개의 테스트가 모두 기준을 만족하는 것으로 확인되었다. Spartan-6 FPGA 디바이스로 합성한 FSTR-TRNG는 46 슬라이스로 구현이 되었으며, 180 nm CMOS 표준셀로 합성하는 경우에는 약 2,500 등가 게이트로 구현되었다.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.18-24
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• 2011

DEM(Dynamic Element Matching) 기법중의 하나인 DWA(Data Weighted Averaging)는 멀티비트 Sigma-Delta Modulator에서 피드백 DAC의 단위요소 커패시터 부정합으로 인한 비선형성을 제거하기 위하여 널리 이용된다. 본 논문에서는 기존 DWA 구조에서 적용된 클록 타이밍을 조정하여 양자화기 데이터 코드 출력을 Latch 하는 $2^n$ Register 블록을 $2^n$ S-R latch 블록으로 대체하여 MOS Tr.를 줄임과 더불어 여분의 클록을 제거하였고, n-bit 데이터 코드를 지연시키기 위해 사용되는 2개의 n-비트 Register 블록을 1개의 n-비트 Register 블록으로 감소시켰다. 개선된 DWA 구조를 이용하여 3차 3-비트 SC(Switched Capacitor) Sigma-Delta Modulator를 설계한 후, 입력 주파수 20kHz, 샘플링 주파수 2.56MHz에서 0.1% DAC 단위 요소 커패시터 부정합을 갖도록 하여 시뮬레이션 한 결과 기존의 구조와 동일한 해상도를 얻을 수 있었고, 222개의 MOS Tr. 수를 줄일 수 있었다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.60-69
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기(pipelined adaptive decision-feedback equalizer; PADFE)를 0,25-${\mu}m$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS(delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary(RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate(BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 41.96\times1.35-mm^2$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 동작 가능할 것으로 예상되며, 평균 전력소모는 약 890-mW로 예측되었다. 제작된 칩의 테스트 결과로부터 기능이 정상적으로 동작함을 확인하였다.