• 대한기계학회:학술대회논문집
• /
• 대한기계학회 2007년도 춘계학술대회A
• /
• pp.1724-1729
• /
• 2007

Smaller size and higher integration of electronic systems make narrower interconnect pitch not only in chip-level but also in package-level. Moreover electronic systems are required to operate in harsher conditions, that is, higher current / voltage, elevated temperature/humidity, and complex chemical contaminants. Under these severe circumstances, electronic components respond to applied voltages by electrochemically ionization of metals and conducting filament forms between anode and cathode across a nonmetallic medium. This phenomenon is called as the Electrochemical migration

• 한국정보시스템학회지:정보시스템연구
• /
• 제20권3호
• /
• pp.111-127
• /
• 2011

This study is intended for international cooperation in the field of LED were analyzed. The results, LED wide coverage areas, and a promising future is expected to grow fast enough to occupancy for a major national technology is a competitive situation. Chip Scale Package, including our country, such as LED manufacturing technology that might be competitive in parts, but new technologies such as renal substrate R&D and technology development still active preemption is not the situation. Renal substrate, particularly, large-diameter sapphire, large size/large LED manufacturers, such as a promising area for future research and development support will be needed. To do this, previous research in this area and the U.S., Japan cooperation in such studies also will need to expand. Bibliometrics way through this study, analytical techniques and analytical tools used in the integrated analysis of the usefulness and necessity of the system development were found.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
• /
• pp.369-372
• /
• 2001

This paper presents the design of high-speed virtual output queue(VOQ) management scheme for high performance cell/packet switch, which has a serial cross bar structure. The proposed VOQ management scheme has been designed for wire-speed routing with a pipelined buffer management. It provides the tolerance of requests and grants data transmission latency between the VOQ manager and central arbiter using a new request control method that is based on a high-speed shifter. The designed VOQ manager has been implemented in a field programmable gate array chip with a 77MHz operating frequency, a 900-pin fine ball grid array package, and 16$\times$16 switch size.

• Journal of Welding and Joining
• /
• 제32권3호
• /
• pp.53-59
• /
• 2014

The mechanical stability of solder joints in electronic devices with Sn-Ag-Cu is a continuous issue since the material was applied to the industry. Various shock test methods were developed and standardized tests are used in the industry worldwide. Although it is applied for several years, the detailed mechanism of the shock induced failure mechanism is still under investigation. In this study, the effect of external temperature was observed on large Flip-chip BGA components. The weight and size of the large package produced a high strain region near the corner of the component and thus show full fracture at around 200G level shock input. The shock performance at elevated temperature, at $100^{\circ}C$ showed degradation based on board pad designs. The failure mode and potential failure mechanisms are discussed.

• 마이크로전자및패키징학회지
• /
• 제17권4호
• /
• pp.49-60
• /
• 2010

최근 휴대폰, PDA 등과 같은 모바일 전자 기기들의 사용이 급증하면서 다기능, 고성능, 초소형의 패키지가 시장에서 요구되고 있다. 따라서 사용되는 패키지의 크기도 더 작아지고 얇아지고 있다. 패키지에 사용되는 실리콘 다이 및 기판의 두께가 점점 얇아지면서 휨 변형, 크랙 발생, 및 기타 여러 신뢰성 문제가 크게 대두되고 있다. 이러한 신뢰성 문제는 서로 다른 패키지 재료의 열팽창계수의 차이에 의하여 발생된다. 따라서 초박형의 패키지의 경우 적절한 패키지물질과 두께 및 크기 등의 선택이 매우 중요하다. 본 논문에서는 현재 모바일 기기에 주로 사용되고 있는 CABGA, fcSCP, SCSP 및 MCP (Multi-Chip Package) 패키지에 대하여 휨과 응력의 특성을 수치해석을 통하여 연구하였다. 특히 휨 현상에 영향을 줄 수 있는 여러 중요 인자들, 즉 EMC 몰드의 두께 및 물성(탄성계수 및 열팽창 계수), 실리콘 다이의 두께와 크기, 기판의 물성 등이 휨 현상에 미치는 영향을 전반적으로 고찰하였다. 이를 통하여 휨 현상 메커니즘과 이를 제어하기 위한 중요 인자를 이해함으로써 휨 현상을 최소화 하고자 하였다. 휨 해석 결과 가장 큰 휨 값을 보인 SCSP에 대하여 실험계획법의 반응표면법을 이용하여 휨이 최소화되는 최적 조합을 구하였다. SCSP 패키지에서 휨에 가장 큰 영향을 미치는 인자는 EMC 두께 및 열팽창 계수, 기판의 열팽창계수, 그리고 실리콘 다이의 두께였다. 궁극적으로 최적화 해석을 통하여 SCSP의 휨을 $10{\mu}m$로 줄일 수 있음을 알 수 있었다.

• 한국통신학회논문지
• /
• 제21권3호
• /
• pp.784-794
• /
• 1996

본 논문에는 PCS(WACS/TDMA) 단말기 내의 국부발진기에 적용 가능한 표면실장형 전압제어발진기의 체계적인 설계방법을 기술했다. 능동소자로는 표면 실장형 package로 구성되고 $f_{gamma}$가 4GHz인 silicon bipolar transistior를 2개 사용했으며 이들의 발진 한계로 인해 분리형으로 설계했고 공진기는 4층의 multilayer PCB의 제 3층을 이용한 strip line 공진기를 사용했다. 설계된 전압제어 발진기는 $12{\times}10{\times}4mm$의 크기를 가지며 동작 전압 3V에서 22mA의 전류소모와 출력 0 dBm, 주파수 조정폭 50MHz이상, 위상잡음이 중심주파수에서 100kHz offset 시 -100dBc/Hz의 성능을 보이고 있다. 크기와 전류소모 면에서는 개선이 요구되며 크기 면에서 개선은 좀더 소형인 chip부품을 사용 가능할 것이며, 전류소모 면에서는 좀더 높은 $f_{gamma}$를 갖는 transistor를 사용 개선할 수 있을 것으로 사료된다.

• 마이크로전자및패키징학회지
• /
• 제30권3호
• /
• pp.1-10
• /
• 2023

최근, 고사양 컴퓨터, 모바일 제품의 수요가 증가하면서 반도체 패키지의 고집적화, 고밀도화가 요구된다. 따라서 많은 양의 데이터를 한 번에 전송하기 위해 범프 크기 및 피치 (Pitch)를 줄이고 I/O 밀도를 증가시킬 수 있는 플립 칩 (flip-chip), 구리 필러 (Cu pillar)와 같은 마이크로 범프 (Micro-bump)가 사용된다. 하지만 범프의 직경이 70 ㎛ 이하일 경우 솔더 (Solder) 내 금속간화합물 (Intermetallic compound, IMC)이 차지하는 부피 분율의 급격한 증가로 인해 취성이 증가하고, 전기적 특성이 감소하여 접합부 신뢰성을 악화시킨다. 따라서 이러한 점을 개선하기 위해 UBM (Under Bump Metallization) 또는 Cu pillar와 솔더 캡 사이에 diffusion barrier 역할을 하는 층을 삽입시키기도 한다. 본 review 논문에서는 추가적인 층 삽입을 통해 마이크로 범프의 과도한 IMC의 성장을 억제하여 접합부 특성을 향상시키기 위한 다양한 연구를 비교 분석하였다.

• 대한기계학회논문집
• /
• 제18권8호
• /
• pp.2139-2157
• /
• 1994

In order to understand the delamination between leadframe and epoxy molding compound in an electronic packaging of surface mounting type, the stress intensity factor, T-stress and J-integral in fracture mechanics are obtained. The effects of geometry, material properties and molding process temperature on the delamination are investigated taking into account the temperature dependence of the material properties, which simulates as more realistic condition. As the crack length increases the J-integral increases, which suggest that the crack propagates if it starts growing from the small size. The effects of the material properties and molding process temperature on stress intensity factor, T-stress is and J-integral are less significant than the chip size for the practical cases considered here. The T-stress is negative in all eases, which is in agreement with observation that interfacial crack is not kinked until the crack approaches the edge of the leadframe.

• 센서학회지
• /
• 제28권1호
• /
• pp.1-6
• /
• 2019

This paper presents an air flow sensor (AFS) based on a polymer thin film. This AFS primarily consists of a polymer membrane attached to a metal-patterned glass substrate and a temperature-sensing element composed of NiCr. These two components were integrated on a single glass substrate. The AFS measures changes in capacitance caused by deformation of the polymer membrane based on the air flow and simultaneously detects the temperature of the surrounding environment. A readout integrated circuit (ROIC) was also fabricated for signal processing, and an ROIC chip, 1.8 mm by 1.9 mm in size, was packaged with an AFS in the form of a system-in-package module. The total size of the AFS is 1 by 1 cm, and the diameter and thickness of the circular-shaped polymer membrane are 4 mm and $15{\mu}m$, respectively. The rate of change of the capacitance is approximately 11.2% for air flows ranging between 0 and 40 m/s.

• 전기전자학회논문지
• /
• 제26권3호
• /
• pp.422-429
• /
• 2022

조도센서 칩은 아날로그 회로의 트리밍이나 디지털 레지스터의 초기 값을 셋팅하기 위해 소용량의 eFuse(electrical Fuse) OTP(One-Time Programmable) 메모리 IP(Intellectual Property)를 필요로 한다. 본 논문에서는 1.8V LV(Low-Voltage) 로직 소자를 사용하지 않고 3.3V MV(Medium Voltage) 소자만 사용하여 128비트 eFuse OTP IP를 설계하였다. 3.3V 단일 MOS 소자로 설계한 eFuse OTP IP는 1.8V LV 소자의 gate oxide 마스크, NMOS와 PMOS의 LDD implant 마스크에 해당되는 총 3개의 마스크에 해당되는 공정비용을 줄일 수 있다. 그리고 1.8V voltage regulator 회로가 필요하지 않으므로 조도센서 칩 사이즈를 줄일 수 있다. 또한 조도센서 칩의 패키지 핀 수를 줄이기 위해 프로그램 전압인 VPGM 전압을 웨이퍼 테스트 동안 VPGM 패드를 통해 인가하고 패키징 이후는 PMOS 파워 스위칭 회로를 통해 VDD 전압을 인가하므로 패키지 핀 수를 줄일 수 있다.