• 한국정보통신학회논문지
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• 제18권6호
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• pp.1422-1428
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 하단 게이트전압에 대한 문턱전압이동 현상에 대하여 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있으므로 하단게이트전압의 변화가 문턱전압에 영향을 미칠 것이다. 그러므로 단채널효과로 알려져 있는 문턱전압 이동현상이 하단게이트전압에 의하여 감소할 수 있는지를 관찰하고자 한다. 이를 위하여 문턱전압이하영역에서의 차단전류모델을 제시하였으며 차단전류가 채널폭 당 $10^{-7}A/{\mu}m$일 경우의 상단게이트 전압을 문턱전압으로 정의하여 채널길이 및 채널두께의 변화에 따라 하단게이트 전압의 변화에 대한 문턱전압의 이동현상을 관찰하였다. 결과적으로 하단게이트전압은 문턱전압이동현상에 커다란 영향을 미치는 것을 알 수 있었으며, 특히 단채널효과가 심각하게 발생하고 있는 채널길이 및 채널두께 영역에서는 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.741-744
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 하단 게이트전압에 대한 문턱전압이동 현상에 대하여 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있으므로 하단게이트전압의 변화가 문턱전압에 영향을 미칠 것이다. 그러므로 단채널효과로 알려져 있는 문턱전압이동현상이 하단게이트전압에 의하여 감소할 수 있는지를 관찰하고자 한다. 이를 위하여 문턱전압 이하영역에서의 차단전류모델을 제시하였으며 차단전류가 채널폭 당 $10^{-7}A/{\mu}m$일 경우의 상단게이트 전압을 문턱전압으로 정의하여 채널길이 및 채널두께의 변화에 따라 하단게이트 전압의 변화에 대한 문턱전압의 이동현상을 관찰하였다. 결과적으로 하단게이트전압은 문턱전압이동현상에 커다란 영향을 미치는 것을 알 수 있었으며, 특히 단채널효과가 심각하게 발생하고 있는 채널길이 및 채널두께 영역에서는 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.799-804
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• 2016

본 논문에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께에 대한 드레인 유도 장벽 감소 현상을 분석하기 위하여 전위장벽에 영향을 미치는 드레인전압에 따른 문턱전압의 변화를 관찰할 것이다. 비대칭 이중게이트 MOSFET는 상단과 하단의 게이트 산화막 두께를 다르게 제작할 수 있는 특징이 있다. 상단과 하단의 게이트 산화막 두께 변화에 따른 드레인 유도 장벽 감소 현상에 대하여 포아송방정식을 이용하여 분석하였다. 결과적으로 드레인 유도 장벽 감소 현상은 상하단 게이트 산화막 두께에 따라 큰 변화를 나타냈다. 상단과 하단 게이트 산화막 두께가 작을수록 드레인 유도 장벽은 선형적으로 감소하였다. 채널길이에 대한 드레인 유도 장벽 감소 값은 비선형적인 관계가 있었다. 고농도 채널도핑의 경우 상단 산화막 두께가 하단 산화막 두께보다 드레인 유도 장벽 감소에 더 큰 영향을 미치고 있었다.

• 한국전자통신학회논문지
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• 제5권1호
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• pp.88-92
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• 2010

본 연구에서는 기존의 반도체 공정을 이용하여 bottom gate, top gate구조의 탄소나노튜브 트랜지스터를 제작하였다. 게이트 특성에 따른 특성을 연구하기 위하여 열화학 기상 증착법(CVD)으로 탄소나노튜브를 디바이스에 직접 성장시키고, 탄소나노튜브의 성장 특성 및 I-V동작 특성을 분석하였다. 제작된 탄소나노튜브 FET는 p-type, 즉 hole이 다수 캐리어로 존재하는 트랜지스터이며 구동전압에 따라 conductance 변화하는 특성을 보였다.

• 한국정보통신학회논문지
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• 제20권3호
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• pp.571-576
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• 2016

비대칭 이중게이트 MOSFET는 다른 상하단 게이트 산화막 두께를 갖는다. 상하단 게이트 산화막 두께 비에 대한 문턱전압이하 스윙 및 전도중심의 변화에 대하여 분석하고자한다. 문턱전압이하 스윙은 전도중심에 따라 변화하며 전도중심은 상하단의 산화막 두께에 따라 변화한다. 비대칭 이중게이트 MOSFET는 문턱전압이하 스윙의 저하 등 단채널효과를 감소시키기에 유용한 소자로 알려져 있다. 포아송방정식의 해석학적 해를 이용하여 문턱전압이하 스윙을 유도하였으며 상하단의 산화막 두께 비가 전도중심 및 문턱전압이하 스윙에 미치는 영향을 분석하였다. 문턱전압이하 스윙 및 전도중심은 상하단 게이트 산화막 두께 비에 따라 큰 변화를 나타냈다. 특히 하단 게이트 전압은 문턱전압이하 스윙에 큰 영향을 미치며 하단게이트 전압이 0.7V 일 때 $0<t_{ox2}/t_{ox1}<5$의 범위에서 문턱전압이하 스윙이 약 200 mV/dec 정도 변화하는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제18권3호
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• pp.657-662
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 상 하단 게이트전압에 대한 문턱전압이하 스윙을 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있는 구조이다. 그러므로 문턱전압이하 영역에서 전송특성을 분석하기 위해선 상단게이트전압에 대한 문턱전압이하 스윙뿐만이 아니라 하단게이트전압에 대한 문턱전압이하 스윙의 변화도 분석하여야 한다. 이를 위하여 가우시안 분포함수를 이용한 포아송방정식의 해석학적 전위분포를 구하여 문턱전압이하 스윙에 대한 해석학적 모델을 제시하였다. 이 문턱전압이하 모델을 이용하여 문턱전압이하 스윙을 상 하단 게이트 전압에 따라 관찰한 결과, 문턱전압이 하 스윙은 게이트전압에 따라 크게 변화하는 것을 알 수 있었다. 특히 상 하단 게이트 전압에 따라 전도중심이 변화하며 이로 인하여 문턱전압이하 스윙에 영향을 미치고 있다는 것을 알 수 있었다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2009년도 9th International Meeting on Information Display
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• pp.385-388
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• 2009

We have investigated the effect of the device structure on the performance of polycrystalline ZnO TFT and amorphous AZTO TFT with top gate and bottom gate structure. While the mobility of both TFTs showed relatively similar value in a top and bottom gate structure, bias stability was quite different depending on the device structure. Top gate TFT showed much less Vth shift under positive bias stress compared to that of bottom gate TFT. We attributed this different behavior to the defects formation on the gate insulator induced by energetic bombardment during the active layer deposition in a bottom gate TFT. We suggest the top gate oxide TFT would show more stable behavior under the Vgs bias.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.704-707
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• 2013

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 상 하단 게이트전압에 대한 문턱전압이하 스윙을 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있는 구조이다. 그러므로 문턱전압이하 영역에서 전송특성을 분석하기 위해선 상단게이트전압에 대한 문턱전압이하 스윙뿐만이 아니라 하단게이트전압에 대한 문턱전압이하 스윙의 변화도 분석하여야 한다. 이를 위하여 가우시안 분포함수를 이용한 포아송방정식의 해석학적 전위분포를 구하여 문턱전압이하 스윙에 대한 해석학적 모델을 제시하였다. 이 문턱전압이하 모델을 이용하여 문턱전압이하 스윙을 상 하단 게이트 전압에 따라 관찰한 결과, 문턱전압이하 스윙은 게이트전압에 따라 크게 변화하는 것을 알 수 있었다. 특히 상 하단 게이트 전압에 따라 전도중심이 변화하며 이로 인하여 문턱전압이하 스윙에 영향을 미치고 있다는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제18권12호
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• pp.2939-2945
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• 2014

본 연구에서는 대칭 및 비대칭 산화막 구조를 가진 이중게이트(double gate; DG) MOSFET의 문턱전압 변화에 대하여 분석하였다. 상하단 동일한 산화막 두께을 갖는 대칭 DGMOSFET와 달리 비대칭 DGMOSFET는 상하단 게이트 산화막 두께를 다르게 제작할 수 있다. 그러므로 비대칭 DGMOSFET에서 상단과 하단게이트 산화막 두께의 크기 변화에 따라 대칭 DGMOSFET와 문턱전압을 비교하여 상하단 게이트 산화막 두께의 최적값에 대하여 고찰하고자 한다. 문턱전압을 구하기 위하여 포아송방정식에서 해석학적 전위분포모델을 유도하였으며 도핑분포함수는 가우스분포함수를 사용하였다. 문턱전압 모델을 이용하여 하단게이트 전압, 채널길이 및 채널두께 등에 따라 상하단게이트 산화막 두께가 문턱전압에 미치는 영향을 관찰하였다. 결과적으로 문턱전압은 상하단 게이트 산화막 두께에 따라 크게 변화하였으며 변화하는 경향은 하단게이트 전압, 채널길이 그리고 채널두께에 따라 매우 상이하게 나타나고 있다는 것을 알 수 있었다.

• 한국전기전자재료학회논문지
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• 제35권3호
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• pp.255-263
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• 2022

The subthreshold swing (SS) of an asymmetric junctionless double gate (AJLDG) MOSFET is analyzed by the use of Gaussian function. In the asymmetric structure, the thickness of the top/bottom oxide film and the flat-band voltages of top gate (V_fbf) and bottom gate (V_fbb) could be made differently, so the change in the SS for these factors is analyzed with the projected range and standard projected deviation which are parameters for the Gaussian function. An analytical subthreshold swing model is presented from the Poisson's equation, and it is shown that this model is in a good agreement with the numerical model. As a result, the SS changes linearly according to the geometric mean of the top and bottom oxide film thicknesses, and if the projected range is less than half of the silicon thickness, the SS decreases as the top gate oxide film is smaller. Conversely, if the projected range is bigger than a half of the silicon thickness, the SS decreases as the bottom gate oxide film is smaller. In addition, the SS decreases as V_fbb-V_fbf increases when the projected range is near the top gate, and the SS decreases as V_fbb-V_fbf decreases when the projected range is near the bottom gate. It is necessary that one should pay attention to the selection of the top/bottom oxide thickness and the gate metal in order to reduce the SS when designing an AJLDG MOSFET.