Schottky diodes are fabricated on laser annealed and unannealed polysilicon substrate and their electrical characteristics are studied and analyzed. Current of laser annealed devices are larger than that of unannealed devices because of grain growth, decrease of grain boundary and trap density, lowering of grain boundary barrier height, decrease of dopant segregation. At low forward bias (<0.7V), currents of unanealed devices are larger. Soft breakdown voltages of laser annealed devices are larger than that of unannealed devices.
본 논문에서는 50nm 이하의 double gate MOSFET의 특성을 조사하였다. 1.5V의 main gate 전압과 3V의 side gate 전압이 인가될 때 I-V 특성으로부터 IDsat=510$\mu$A/$\mu\textrm{m}$을 얻을 수 있었다. 이때, 전달 컨덕턴스는 111$\mu$A/V, subthreshold slope는 86mV/dec, DIBL값은 51.3mV이다. 그밖에 TCAD tool이 소자 시뮬레이터로서 적합함을 나타내었다.
본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 도핑농도에 대한 드레인 유도 장벽 감소 현상에 대하여 분석하고자한다. 드레인 유도 장벽 감소 현상은 드레인 전압에 의하여 소스 측 전위장벽이 낮아지는 효과로서 중요한 단채널 효과이다. 이를 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 전위분포에 영향을 미치는 채널도핑 농도뿐만이 아니라 상하단 산화막 두께, 하단 게이트 전압 등에 대하여 드레인 유도 장벽 감소 현상을 관찰하였다. 결과적으로 드레인 유도 장벽 감소 현상은 채널도핑 농도에 따라 큰 변화를 나타냈다. 단채널 효과 때문에 채널길이가 짧아지면 도핑농도에 따른 영향이 증가하였다. 도핑농도에 대한 드레인유도장벽감소 현상의 변화는 상하단 산화막 두께에 따라 큰 변화를 보였으며 산화막 두께가 증가할수록 도핑농도에 따른 변화가 증가하는 것을 알 수 있었다. 또한 하단게이트 전압은 그 크기에 따라 도핑농도의 영향이 변화하고 있다는 것을 알 수 있었다.
한국정보디스플레이학회 2009년도 9th International Meeting on Information Display
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pp.834-836
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2009
We investigated the device performance for organic light-emitting characteristics based on the electron-injecting interfacial characteristics of Ba deposited on tris(8-quinolinolato)aluminum (III) ($Alq_3$) with a change of a Ba coverage. The device performance of organic light-emitting diodes with Ba coverage of 1 nm significantly improved by the lowering of the electron-injecting barrier height that was induced by electronic charge transfer. However, the device with Ba coverage above 1 nm showed poor device performance. The spectroscopic results indicated that the $Alq_3$ molecules started to decompose by the reaction between Ba and the phenoxide moiety of the molecule.
Ta2O5 alloying into 3 mol% Y2O3-stabilized tetragonal ZrO2 polycrystals (3Y-TZP) increased the degradation during aging at 265℃ and the fracture toughness; both are determined by the amount of transformed m-ZrO2. It was proposed that the mechanism underlying the t→m transformation when aged at low temperatures is attributed to the reorientation of (Zzr'V ). complexes parallel to [111] lattice direction, which is accompanied by a relaxation of TZP lattice during annealing at low temperature. A small strain which results from the reorientation gives rise to a localized mechanical instability, thus lowering the nucleation barrier so that the t→m phase transformation (degradation) proceeds. The amount of transformed m-ZrO2 during aging becomes greater as the chemical free energy change related to the transformation, ΔGo, increases with increasing the Ta2O5 alloying content.
In this paper, we have fabricated short channel MOSFETs with these parameters to verify the validity of process parameters extraction by DTC method. The experimental results of fabricated short channel devices according to the optimal process parameters demonstrate good device characteristics such as good drain current-voltage characteristics, low body effects and threshold voltage of$\leq$+-.1.0V, high punch through and breakdown voltage of$\leq$12V, low subthreshold swing(S.S) values of$\leq$105mV/decade.
In this paper, we proposed a new bulk LDMOS structure which can be used for RF application, and its fabrication steps were introduced. The simulated devices consist of three types: Bulk device, SLB(SOI Like Bulk), and SOI device. As a result of process and device simulation, we showed electrical characteristics, such as threshold voltage, subthreshold slope, DIBL(Drain Induced Barrier Lowering), off-state current, and breakdown voltage. In this simulation study, the lattice temperature model was adopted to see the device characteristics with lattice temperature during the operation. SLB device structure showed the best breakdown characteristics among the other structures. The breakdown voltage of SLB structure is about 9V, that of bulk is 7V, and that of SOI is 8V.
본 연구에서는 $0.5{\mu}m$ 급 다결정 실리콘 박막 트랜지스터를 제작하고 이를 최적화 했다. 실험 결과, 비정질 실리콘을 증착 후 저온 어닐링을 통해 보다 큰 grain 크기를 가지는 active 영역을 형성하는 것이 소자의 SS(Subthreshold Swing), DIBL(Drain Induced Barrier Lowering), 그리고 on-current의 성능 향상을 가져온다는 것을 확인 할 수 있었다. 또한 이를 바탕으로 SONOS 플래시 메모리를 제작하였으며 그 특성을 분석했다. 게이트로부터 전자의 back tunneling 현상을 억제함과 동시에 제작한 소자가 원활한 program/erase 동작을 하기 위해서는 O/N/O 두께의 최적화가 필요하다. 따라서 시뮬레이션을 통해 이를 분석하고 O/N/O 두께를 최적화 하여 SONOS 플래시 메모리의 특성을 개선하였다. 제작한 소자는 2.24 V의 threshold voltage($V_{th}$) memory window를 보였으며 메모리 동작을 잘 하는 것을 확인 할 수 있었다.
도시의 온도상승의 주요 인자 중 하나가 도시부 도로이다. 본 연구의 목적은 도시도로 녹지가 표면온도의 저감에 영향을 미치는 요인을 파악하는 것이다. 이를 위해 서울시 도로 18개 지점을 선정하여 도로횡단구성요소(주변토지이용, 차도, 보도, 식수대, 중앙분리대)별로 열화상 카메라로 표면온도를 조사하고, 도시도로 녹지 면적을 측정하였다. 도시도로 녹지의 도로 표면온도 저감에 미치는 영향을 분석한 결과 도로 주변토지이용이 녹지 및 오픈스페이스일 경우 도로온도에 미치는 영향이 가장 크며, 식생중앙분리대의 면적, 식수대의 면적 순으로 표면온도를 저감시키는 것으로 나타났다. 도로주변 뿐만 아니라 도로설계의 구성요소 내에서 식수대, 중앙분리대 등의 녹지면적 증가는 도로의 표변온도 저감에 영향을 미친다. 도시의 고온화현상을 완화하기 위하여 도시도로 녹지 면적을 증가시키는 것도 한 방편이다.
본 논문에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께에 대한 드레인 유도 장벽 감소 현상을 분석하기 위하여 전위장벽에 영향을 미치는 드레인전압에 따른 문턱전압의 변화를 관찰할 것이다. 비대칭 이중게이트 MOSFET는 상단과 하단의 게이트 산화막 두께를 다르게 제작할 수 있는 특징이 있다. 상단과 하단의 게이트 산화막 두께 변화에 따른 드레인 유도 장벽 감소 현상에 대하여 포아송방정식을 이용하여 분석하였다. 결과적으로 드레인 유도 장벽 감소 현상은 상하단 게이트 산화막 두께에 따라 큰 변화를 나타냈다. 상단과 하단 게이트 산화막 두께가 작을수록 드레인 유도 장벽은 선형적으로 감소하였다. 채널길이에 대한 드레인 유도 장벽 감소 값은 비선형적인 관계가 있었다. 고농도 채널도핑의 경우 상단 산화막 두께가 하단 산화막 두께보다 드레인 유도 장벽 감소에 더 큰 영향을 미치고 있었다.
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[게시일 2004년 10월 1일]
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