• 한국통신학회논문지
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• 제35권4B호
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• pp.637-646
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• 2010

본 논문에서는 40 인치 까지의 FR-4 백플레인 트레이스를 통해 40 Gb/s 데이터 전송을 위해서 10 Gb/s 4 래 인으 로 구성되는 백플레인 채널 모델을 설계하였다. 시뮬레이션 결과에서 10 Gb/s 데이터 속도에서 IEEE P 802.3ba 표준에서 규정하는 요구사항보다 더 나은 백플레인 채널 특성을 확인하였다. 본 논문에서 제시한 유형의 전송채널에 대한 연구를 수행하여야 40 Gb/s 백플레인 이더넷 수신 적응 등화기 등의 설계가 가능할 것이다.

• 한국통신학회논문지
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• 제29권7A호
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• pp.741-747
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• 2004

본 논문에서는 음성과 데이터를 통합한 다양한 멀티미디어 서비스를 통합적으로 제공할 수 있는 차세대 통신 시스템으로 개발중인 160 Gbps 급 TDM/Data 통합 시스템의 백플레인 구조를 제시하였다. 상용 부품을 사용하여 설계 및 제작된 백플레인 구조에서 10 Gbps 이상의 전송성능을 검토하고 입증하였다.

• Journal of Information Display
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• 제12권4호
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• pp.213-217
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• 2011

Printing technologies were applied to fabricate a flexible organic thin-film transistor (OTFT) backplane for electrophoretic displays (EPDs). Various printing processes were adopted to maximize the figures of each layer of OTFT: screen printing combined with reverse offset printing for the gate electrodes and scan bus lines with Ag ink, inkjet for the source/drain electrodes with glycerol-doped Poly (3,4-ethylenedioxythiophene): Poly (styrenesulfonate) (PEDOT:PSS), inkjet for the semiconductor layer with Triisopropylsilylethynyl (TIPS)-pentacene, and screen printing for the pixel electrodes with Ag paste. A mobility of $0.44cm^2/V$ s was obtained, with an average standard deviation of 20%, from the 36 OTFTs taken from different backplane locations, which indicates high uniformity. An EPD laminated on an OTFT backplane with $190{\times}152$ pixels on an 8-in panel was successfully operated by displaying some patterns.

• 한국정보처리학회논문지
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• 제7권4호
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• pp.1263-1270
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• 2000

The operation frequency of High-speed Communication System becomes very fast with the advanced technology of VLSI chips and system implementation. There may exist various types of noise sources degrading the signal integrity in this system. The present main system is made of backplane, so faults can be brought whenever a board is removed, replaced or added. This backplane boards testing is a very important process to verify the operation of system. firstly, we model the effects of the internal noises in the High-speed Communication System to the signal line and propose a new design method to minimize these effects. For the design methodology, we derive the characterization value for each mode land them construct the optimal simulation model. We compare the result of own proposing method with that fo the existing methods, through simulation and show that the quality of High-speed Communication System is significantly enhanced. Secondary our proposing BIST for the Backplane Boards Testing is designed to guarantee that there is no fault in the high-speed communication system.

• 한국통신학회논문지
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• 제35권2B호
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• pp.197-209
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• 2010

본 논문은 10 Gb/s $\times$ 4 레인으로 구성되는 40 인치 FR-4 백플레인 채널을 설계 및 분석하고, 이를 바탕으로 제안된 40 Gb/s 급 수신 적응 등화기 (Receive and Adaptive Equalizer), 고속 등화 알고리즘 설계 및 시뮬레이션 결과에 관하여 기술한다. 백플레인을 통과하는 40 Gb/s 고속 데이터 통신 채널을 위해 FFF를 사용하지 않는 DFE의 10Gb/s 4채널의 수신 등화기가 제안된다. 본 수신 & 등화기는 46 인치 백플레인 채널의 수신종단에서 등화를 수행하기 위한 IEEE Std P802.3ba 표준 기반 등화기 요구조건을 만족한다.

• 한국정보통신학회논문지
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• 제13권12호
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• pp.2518-2524
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• 2009

본 논문에서는 백 플레인의 사각형 개구를 관통하는 대칭 평행2선 전송선로에 대하여 백 플레인 개구의 크기 변화가 전송선로의 특성에 미치는 영향을 검토하였다. 사각형 개구의 가로 및 세로 길이 변화에 따른 삽입 손실 특성을 계산하여 백 플레인의 개구 크기가 전송선로에 미치는 영향을 고찰하였다. 그 결과, 특정 주파수 대역에서 개구길이가 전송선로와 가까울수록 삽입 이득과 삽입 손실 특성이 현저하게 나타나고 가로의 크기는 a=50 mm 세로의 크기는b=20 mm 이상에서 삽입 손실의 크기는 무시할 수 있을 정도로 작은 것을 확인할 수 있었다. 전송 선로 부하단의 전류값을 구하고 삽입 손실을 측정하여 수치계산 결과와 비교하여 이론해석의 타당성도 확인하였다.

• 한국전자파학회논문지
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• 제19권2호
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• pp.237-243
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• 2008

본 논문에서는 무한히 넓은 백 플레인의 사각형 개구를 관통하는 길이가 다른 평행 2선 전송 선로에 대하여 백 플레인의 존재가 전송 선로에 미치는 영향을 검토하였다. 이론 해석에는 FDTD법을 사용하였으며, 길이가 다른 구조를 가지게 하는 부가 선로의 길이와 전송 선로의 간격 변화에 따른 반사 손실 및 삽입 손실 특성을 계산하여 백 플레인이 전송 선로에 미치는 영향을 고찰하였다. 그 결과, 전송 선로의 간격이 좁은 경우에는 부하 측의 전송 선로가 안테나처럼 동작하여 삽입 이득 특성이 나타나고, 부가 선로의 길이가 길어지면 백 플레인에 의한 삽입 손실 특성이 현저히 나타남을 확인할 수 있었다. 반사 손실을 측정하고 수치 계산 결과와 비교하여 이론 해석의 타당성도 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.683-684
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• 2016

최신의 고성능 DSP나 FPGA에서는 고속 직렬통신으로 SRIO(Serial Rapid IO)를 채용하고 있다. SRIO는 초고속 직렬 통신의 산업체 표준으로 현재 Ver 3.1까지 제정되어 있으며 본 연구에서는 TI사의 DSP를 기반으로 15Gbps급으로 전송속도를 갖는 Backplane을 개발하였다. 이를 기반으로 고속 영상전송 등이 가능하며, 다중 DSP를 연결하여 고속 연산에 적합한 scalable한 구조로 확장도 가능할 것이다. 본 논문에서는 고속 통신에 필요한 설계 기술을 검토하고 다중 연산 구조에 대하여 논의할 것이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.355-358
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• 2003

본 문서는 백프레인(backplane)에서 프로세서 HSTL(High-speed Transceiver Logic)의 데이터 전송 및 수신 특성을 알아보기 위해 HSPICE를 사용하여 시뮬레이션을 하였으며 Xilinx Virtex II XC2V FF896 FPGA를 이용하여 직접 제작 신호 전달특성을 분석하였다. PCB(Printed Circuit Board)는 FR-4를 사용하였으며 point to point 배선 길이에 대해 데이터 전송속도 특성을 시험하였고 구현 가능한 데이터 전송 및 수신 한계 속도에 대해 검토하였다. 시험결과 point to point 접속 신호 전송 및 수신 한계속도에 영향을 주는 것이 배선 길이와 주변 전기적 잡음이 중요한 역할을 함을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.363-365
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• 2003

본 문서는 백프레인(backplane)에서 프로세서 버스(bus)의 데이터 전송 및 수신 특성을 알아보기 위해 HSPICE를 사용하여 시뮬레이션 하였다. 백프레인은 FR-4를 사용하였으며 버스 배선 길이와 스터브(stub) 길이에 대해 데이터 전송속도 특성을 시뮬레이션 하였다. 그리고, 구현 가능한 데이터 전송 및 수신 한계 속도에 대해 검토하였다. 시험결과는 백프레인에서 버스 한계속도에 영향을 주는 것이 버스에 연결된 스터브 길이와 수가 중요한 역할을 함을 알 수 있었다.