• 한국초전도ㆍ저온공학회논문지
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• 제7권1호
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• pp.9-12
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• 2005

We have constructed an RSFQ 4-bit Arithmetic Logic Unit (ALU) in a pipelined structure. An ALU is a core element of a computer processor that performs arithmetic and logic operation on the operands in computer instruction words. We have simulated the circuit by using Josephson circuit simulation tools. We used simulation tools of XIC, $WRspice^{TM}$, and Julia. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The RSFQ 1-bit block of ALU used in constructing the 4-bit ALU was consisted of three DC current driven SFQ switches and a half-adder. By commutating output ports of the half adder, we could produce AND, OR, XOR, or ADD functions. The circuit size of the 4-bit ALU when fabricated was 3 mm x 1.5 mm, fitting in a 5 mm x 5mm chip. The fabricated 4-bit ALU operated correctly at 5 GHz clock frequency. The chip was tested at the liquid-helium temperature.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.268-273
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• 2002

In this paper, a new parallel multiplier circuit over $GF(2^m)$ has been proposed. The new multiplier is composed of polynomial multiplicative operation part and modular arithmetic operation part, irreducible polynomial operation part. And each operation has modular circuit block. For design the new proposed circuit, it develop generalized equations using frame each operation idea and show a example for $GF(2^m)$.

• 한국통신학회논문지
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• 제25권3B호
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• pp.584-591
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• 2000

본 논문에서는 벡터의 내적에 사용되는 Distributed Arithmetic의 ROM 면적을 줄일 수 있는 방법을 제시한다. 제안된 방법을 이용하여 만든 ROM table은 그 크기가 기존 방법에 비해 반으로 감소되며 새로 생성된 ROM table에 같은 방법을 반복 적용함으로써 그 크기를 계속 1/2씩 감소시킬 수 있다. 반면에 ROM table을 반으로 줄일 때마다 논리회로의 첨가로 인한 하드웨어의 증가와 critical path의 증가가 발생하는데, 이들 오버헤드를 최소화할 수 있는 방법과 전체적인 면적 감소 효과를 극대화 할 수 있는 방법을 함께 제시한다. 제시한 방법을 적용함으로써 약 50%까지의 하드웨어를 감소시킬 수 있음을 예를 통하여 보인다.

• 한국멀티미디어학회논문지
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• 제11권6호
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• pp.816-827
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• 2008

In this paper, two-stage pipelined floating-point arithmetic unit (FP-AU) is designed. The FP-AU processor supports seventeen operations to apply 3D graphics processor and has area-efficient and low-latency architecture that makes use of modified dual-path computation scheme, new normalization circuit, and modified compound adder based on flagged prefix adder. The FP-AU has about 4-ns delay time at logic synthesis condition using $0.18{\mu}m$ CMOS standard cell library and consists of about 5,930 gates. Because it has 250 MFLOPS execution rate and supports saturated arithmetic including a number of graphics-oriented operations, it is applicable to mobile 3D graphics accelerator efficiently.

• 한국컴퓨터그래픽스학회논문지
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• 제6권3호
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• pp.1-7
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• 2000

래스터 그래픽스 시스템에서 처리되는 픽슬의 수는 한 프래임 당 100 만 개가 넘을 경우가 많다. 따라서, 그래픽스 프리미티브를 랜더링에서 실수연산을 정수연산으로 대체 함으로써 많은 처리속도 향상이 된다. 본 논문에서는, 스케일링에 의하여 그래픽스 프리미티브 랜더링 알고리즘의 실수연산을 정수연산으로 대체하는 방법을 소개한다. 이 방법은 필터링 된 직선 그리기와 구로세이딩에 적용된다. 또한, 이 방법은 증가적 방법에 근거한 다른 그래픽스 랜더링 알고리즘에도 적용 될 수 있다. 특히, 이 방법은 이미 ASIC 구현이 된 기존의 알고리즘에서 극히 일부분의 단순 수정을 요구하기 때문에 ASIC 구현이 용이하다.

• 한국멀티미디어학회논문지
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• 제6권7호
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• pp.1169-1177
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• 2003

블록화 현상이란 입력 영상에 대해 매우 낮은 비트율로 블록 기반 부호화 방식을 수행할 때 복원 영상에서 나타나는 블록 형태의 왜곡을 의미한다. 본 논문에서는 스플라인 곡선 생성 방식을 적용한 블록화 현상 감소 알고리즘에 대해 회로를 설계하고 구현하여 동작을 확인한다. 설계된 회로는 영상 데이터의 저장을 위한 메모리, 알고리즘 실행을 위한 산술/논리 연산회로, 제어 신호를 발생하는 제어 블록으로 구성된다. 산술/논리 연산회로는 처리될 화소와 블록 경계간의 거리에 따른 가중치 계산 회로와 블록 경계에서 유리 B 스플라인을 적용한 화소값 계산 회로로 이루어진다. 모의실험을 통해 본 논문에서 설계된 회로는 매우 우수한 블록화 현상 감소 기능을 갖는 것을 알 수 있다.

• Progress in Superconductivity
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• 제6권1호
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• pp.7-12
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• 2004

Due to the very fast switching speed of Josephson junctions, superconductive digital circuit has been a very good candidate fur future electronic devices. High-speed and Low-power microprocessor can be developed with Josephson junctions. As a part of an effort to develop superconductive microprocessor, we have designed an RSFQ 4-bit ALU (Arithmetic Logic Unit) in a pipelined structure. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The RSFQ 1-bit block of ALU used in this work consisted of three DC current driven SFQ switches and a half-adder. We successfully tested the half adder cell at clock frequency up to 20 GHz. The switches were commutating output ports of the half adder to produce AND, OR, XOR, or ADD functions. For a high-speed test, we attached switches at the input ports to control the high-speed input data by low-frequency pattern generators. The output in this measurement was an eye-diagram. Using this setup, 1-bit block of ALU was successfully tested up to 40 GHz. An RSFQ 4-bit ALU was fabricated and tested. The circuit worked at 5 GHz. The circuit size of the 4-bit ALU was 3 mm ${\times}$ 1.5 mm, fitting in a 5 mm ${\times}$ 5 mm chip.

• 한국정보과학회논문지:시스템및이론
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• 제28권10호
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• pp.520-529
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• 2001

캐리-세이브 가산기(CSA)는 빠른 수행과 작은 면적을 가지는 연산 하드웨어 구현에서 가장 효과적으로 사용되는 연산 셀들 중의 하나이다. 현재 CSA 적용기술의 근복적인 약점을 그 적용이 덧셈식으로 직접 변환되는 부분에 해당되는 회로에만 가능하다는 것이다. 이러한 제한점을 극복하기위하여, 우리는 새로운 몇가지 CSA 변환 기법들을 제안한다. 구체적으로 멀티플렉서를 포함한 연산에서의 CSA 변환, 다수 회로를 포함한 연산에서의 CSA 변환, 곱셈 연산을 내포한 연산에서의 CSA 변화를 제안한다. 또한 이러한 기법들을 실제의회로 합성에서 효과적으로 적용하는 통합 알고리즘을 제안한다. 우리는 다양한 실험을 통하여 제시된 기법들에 기반한 우리의 알고리즘의 기존의 CSA 방법들과 비교하여 실제적인 회로 합성에서 매우 효율적임을 보인다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1185-1187
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• 1987

Digital systems are increasingly being used in the ranges of many control engineering. The residue number system offers the possibility of high speed operation and error correction. The compact self-checking pulse-train residue arithmetic circuit is proposed. A fault tolerant digital filter is practically implemented using these proposed circuits.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.81-84
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• 2001

In recent years, the design of CMOS VCO at ever-higher frequencies has gained interest. This paper proposes an arithmetic functionality VCO circuit based on a differential ring oscillator for operating in high frequency. The proposed VCO architecture with half adder is able to produce two times higher frequency with my delay cell than conventional VCO produce double oscillation frequency and power dissipation is 14.59mW.