• Bulletin of the Korean Chemical Society
• /
• 제17권8호
• /
• pp.769-771
• /
• 1996

• 전자공학회논문지
• /
• 제49권9호
• /
• pp.55-64
• /
• 2012

지금까지 부채널 분석은 스마트카드, 전자여권, e-ID 카드와 같은 Chip 기반의 보안 디바이스의 키를 해독하는 데 효과적임이 알려져 왔다. 이에 대한 실용적인 대응법으로 마스킹기법과 셔플링 기법을 혼용한 방법들이 제안되었다. 최근 S.Tillich는 마스킹과 셔플링 기법이 적용된 AES를 Template Attack(TA)을 이용한 biased-mask 공격기법으로 분석하였다. 하지만, S.Tillich 분석 기법을 적용하기 위해서는 사전에 masking 값에 대한 template 정보를 수집하여야 한다는 가정이 필요하다. 뿐만 아니라 분석 대상이 되는 masking 값의 시간 위치를 정확하게 알고 있어야 분석 성공 확률이 높아진다. 본 논문에서는 masking 값에 대한 시간 위치 정보와 이에 대한 template 정보를 활용하지 않고도 마스킹-셔플링 기반한 AES 대응법을 해독하는 새로운 편중전력분석 (Biasing Power Analysis, BPA)를 제안한다. 실제로 MSP430칩에서 구동되는 마스킹-셔플링 기반의 AES 대응법의 파형으로부터 BPA 공격을 통해 비밀키 128비트를 해독하는 실험을 성공하였다. 본 연구의 결과는 차세대 ID 카드 등에 활용될 스마트 칩에 대한 물리적 안전성 검증에 효율적으로 활용될 것으로 사료된다.

• 한국콘텐츠학회논문지
• /
• 제17권8호
• /
• pp.250-262
• /
• 2017

본 연구는 행정실무사 제도 운영 실태에 대한 교원들과 행정실무사들의 인식을 분석함으로써 효율적인 운영방안을 탐색하기 위한 것이다. 이를 위해 경기도내 초 중등학교 교원들과 행정실무사들을 대상으로 FGI를 실시하였다. 연구 결과, 교원들과 행정실무사들은 제도 도입의 필요성을 공감하고 있었으며, 교원업무경감 효과에 대해 긍정적인 인식을 하고 있었다. 운영 실태에 대해서는 업무분담은 '일방적', '자발적', '협의'의 방식으로, 업무성격은 '교원지원'과 '잡무'로 구분하고 있었으며, 업무분장에 대한 행정실무사들의 불만과 구성원들 간 갈등이 나타나고 있었다. 제도 시행의 성과로는 교원역량 강화, 행정실무사들의 정체성 확립, 수업 중심으로의 학교문화변화가, 문제로는 업무분담 기준의 모호성, 업무분담 시스템 부재, 구성원들의 역량 부족, 구성원들 간 소통 부재, 형식적 연수로 나타났다. 개선방안에 대한 결론으로 교사전문성 향상을 위한 학교문화로 변화, 교장 리더십의 중요성, 학교현장의 실상을 반영한 업무분장 마련, 행정실무사들에 대한 동료의식 강화, 역량강화를 위한 맞춤식 연수 제공의 필요성을 제시하였다.

• 한국인터넷방송통신학회논문지
• /
• 제20권4호
• /
• pp.1-6
• /
• 2020

본 논문에서는 효율적인 AES 암호화를 위한 곱셈역원 연산기인 S-Box 설계를 제안한다. 제안한 방법은 먼저, 합성체 기반의 개선된 S-Box 모듈을 설계하고, 다단 파이프라인(multi-stage pipeline) 구조의 S-Box의 성능을 평가한다. 제안하는 S-Box 모듈에서의 곱셈역원 연산은 조합 논리로 구성되기 때문에 하드웨어 부담이 감소되고 처리 속도가 개선된다. 논리합성을 통하여 3-단 파이프라인 구조의 S-Box 의 경우, 기존 방법과의 연산속도 비교에서 약 28% 정도 개선됨을 보인다. 본 논문에서 제안한 개선된 S-Box는 Verilog-HDL을 사용하여 혼합 레벨에서 모델링을 행하였으며, Xilinx ISE 14.7툴을 사용하여 Spartan 3s1500l FPGA 상에서 합성을 수행하였다. 그리고 타이밍 시뮬레이션(ModelSim PE 10.3 사용)을 통하여 설계된 S-Box가 정상적으로 동작함을 확인하였다.

• 한국정보통신학회논문지
• /
• 제14권4호
• /
• pp.1032-1040
• /
• 2010

이 논문에서는 ISO 18185 표준에 따른 컨테이너의 전자봉인과 출발지부터 목적지에 도달할 때까지 화물의 보안 상태를 감시하는 컨테이너 안전수송 감시 시스템의 구현 결과를 기술한다. 전자봉인 표준의 경우 기밀성(confidentiality)에 대한 사양이 정의되어 있지 않아 도청과 같은 보안공격에 취약하다. 이를 위해 RC5와 AES-128 표준에 따른 암호화/복호화 기능을 구현하고 그 성능을 비교하였다. 실험결과는 암 복호화 시간 지연에서 RC5가 우수함을 보였다. 아울러 데이터의 길이가 증가 할수록, 낮은 CPU 성능에서는 더욱 유리하다. 그러나 Tag와 리더 사이의 통신시간을 포함한 응답시간에서는 암호화 처리시간이 차지하는 비중이 1% 미만으로 RC5와 AES-128 사이에 의미있는 성능 차이가 없어 두 사양 모두 사용 가능함을 확인하였다.

• 정보과학회 논문지
• /
• 제42권9호
• /
• pp.1100-1108
• /
• 2015

안드로이드 운영체제의 실행파일인 classes.dex파일은 Java 바이트코드 형식이므로 누구나 쉽게 역공학으로 소스코드를 분석하고 수정이 가능하다. 이러한 특징 때문에 많은 어플리케이션들이 불법 복제되어 유통됨에 따라 피해가 증가하고 있다. 이러한 문제를 해결하기 위해 본 논문은 classes.dex파일을 AES 암호화 알고리즘으로 암호화하여 배포하고, 암호화된 어플리케이션을 복호화하여 실행하는 어플리케이션 불법복제를 방지하는 기법을 제안한다. 암호화 및 복호화에 사용되는 Key는 랜덤한 값인 Salt값를 기반으로 조합하여 Hash함수에 대입하여 얻어진 Hash값을 Key로 사용하여 역공학 공격으로부터 견고함을 더했다. 실험을 통해 제안한 기법이 어플리케이션의 불법복제를 방지하는데 효과적이고, 역공학 공격을 불가능하게 하여 어플리케이션의 원천기술 보호와 리패키징으로 인한 악성코드의 전파도 방지할 수 있음을 보였다.

• 정보보호학회논문지
• /
• 제29권4호
• /
• pp.739-751
• /
• 2019

임베디드 기기의 보안성이 주요한 문제로 부상하고 있다. 관련된 문제 중 특히 공급망 공격은 국가 간의 분쟁으로 이어질 수 있어 심각한 문제로 대두되고 있다. 공급망 공격을 완화하기 위하여 하드웨어 구성요소, 특히 AES와 같은 암호 모듈에 대한 CC(Common Criteria) EAL(Evaluation Assurance Level) 5 이상 고등급 보안성 인증 및 평가가 필요하다. 고등급 보안성 인증 및 평가를 위하여 암호 모듈에 대한 은닉 채널, 즉 백도어를 탐지하는 것이 필요하다. 그러나 기존의 연구로는 암호 모듈 그 중 AES의 비밀 키를 복구시킬 수 있는 정보가 유출되는 백도어를 탐지하지 못하는 한계가 있다. 따라서 본 논문은 기존의 하드웨어 AES 모듈 백도어의 정의를 확장하여 개선시킨 새로운 정의를 제안하고자 한다. 또한, 이 정의를 이용하여 기존 연구가 탐지하지 못했던 백도어를 탐색하는 과정을 제시한다. 이 탐색 과정은 Verilog HDL (Hardware Description Language)로 표현된 AES 모듈을 정형 기법 도구인 모델 체커(Model Checker) NuSMV를 이용하여 검증하는 것으로 백도어를 탐색한다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2019년도 춘계학술대회
• /
• pp.251-253
• /
• 2019

마이크로프로세서에 블록암호 크립토 코어를 인터페이스한 보안 SoC (System-on-Chip) 프로토타입 구현에 대해 기술한다. 마이크로프로세서로 Cortex-M0를 사용하였고, ARIA와 AES를 단일 하드웨어에 통합하여 구현한 크립토 코어가 IP로 사용되었다. 통합 ARIA-AES 크립토 코어는 ECB, CBC, CFB, CTR, OFB의 5가지 운영모드와 128-비트, 256-비트의 두 가지 마스터키 길이를 지원한다. 통합 ARIA-AES 크립토 코어를 Cortex-M0의 AHB-light 버스 프로토콜에 맞게 동작하도록 인터페이스 하였으며, 보안 SoC 프로토타입은 BFM 시뮬레이션 검증 후, FPGA 디바이스에 구현하여 하드웨어-소프트웨어 통합검증을 하였다.

• 정보보호학회논문지
• /
• 제18권6A호
• /
• pp.39-49
• /
• 2008

AES와 ARIA 블록암호 알고리즘은 각각 미국과 한국의 차세대 표준 블록암호 알고리즘으로 각광받고 있으며, 스마트 카드, 전자여권 등 기밀성이 요구되는 다양한 정보보호 분야에서 활용되고 있다. 본 논문에서는 최초로 AES와 ARIA의 효율적인 통합 하드웨어 연산기를 제안하고 0.25um CMOS 공정으로 구현한 결과를 제시한다. AES와 ARIA에 적용할 수 있는 확장 유한체 방식의 공통 S-box를 설계하고, 두 알고리즘의 확산 함수에서 공통항을 축출하여, 19,056 게이트 카운트의 소형 크기를 가지는 연산기를 설계하였다. 본 논문에서 제안하는 연산기는 AES와 ARIA의 개별 소형 연산기를 설계하는 방식에 비해 32% 감소된 크기를 가진다. 또한 제안하는 연산기는 128비트 한 블록에 대한 AES 암호화에는 11 클록 사이클, ARIA 암호화에는 16 클록 사이클을 사용하며, 이는 각각 1,047Mbps와 720Mbps의 성능을 나타난다.

• 정보보호학회논문지
• /
• 제12권5호
• /
• pp.15-25
• /
• 2002

본 논문에서는 AES Rijndael 블록 암호 알고리즘을 구현하는 고속 암호 프로세서를 설계하였다. 기존 Rijndael 알고리즘의 고속 동작을 제약하는 라운드 키 계산에 따른 성능 저하 문제를 제거하기 위해, 연산 라운드 구조를 수정하여 라운드 키 계산 동작을 1 라운드 이전에 온라인 방식으로 처리하는 방식을 사용하였다. 그리고 128, 192, 256 비트 키를 지원하는 모듈화된 라운드 키 생성회로를 설계하였다. 설계된 암호 프로세서는 라운드 당 1 클록을 사용하는 반복 연산 구조를 갖고 있으며, 다양한 응용 분야에 적용하기 위해 기존 ECB, CBC 모드와 함께 AES의 새로운 동작 모드로 고려되고 있는 CTR 모드를 지원한다. Verilog HDL로 모델링된 암호 프로세서는 0.25$\mu\textrm{m}$ CMOS 공정의 표준 셀 라이브러리로 합성한 결과 약 51,000개의 게이트로 구성되며, 시뮬레이션 결과 7.5ns의 최대 지연을 가지고 있어서 2.5V 전압에서 125Mhz의 동작 주파수를 갖는다. 설계된 프로세서는 키 길이가 128 비트인 ECB 모드인 경우 약 1.45Gbps의 암.복호율의 성능을 갖는다.