• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.591-594
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• 2005

This paper describes a design of AES-based CCM Protocol for IEEE 802.11i Wireless LAN Security. The CCMP core is designed with 128-bit data path and iterative structyre which uses 1 clock cycle per round operation. To maximize its performance, two AES cores are used, one is for counter mode for data confidentiality and the other is for CBC(Cipher Block Chaining) mode for authentication and data integrity. The S-box that requires the largest hardware in AES core is implemented using composite field arithmetic, and the gate count is reduced by about 23% compared with conventional LUT-based design. The CCMP core designed in Verilog-HDL has 35,013 gates, and the estimated throughput is about 768Mbps at 66-MHz clock frequency.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제6권9호
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• pp.2388-2404
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• 2012

Cryptographic hash functions are widely used in many information security applications like digital signatures, message authentication codes (MACs), and other forms of authentication. In response to recent advances in cryptanalysis of commonly used hash algorithms, National Institute of Standards and Technology (NIST) announced a publicly open competition for selection of new standard Secure Hash Algorithm called SHA-3. One important aspect of this competition is evaluation of hardware performances of the candidates. In this work we present efficient hardware implementations of SHA-3 finalists: JH, Keccak and Skein. We propose high speed architectures using Look-Up Table (LUT) resources on FPGAs, to minimize chip area and to reduce critical path lengths. This approach allows us to design data paths of SHA-3 finalists with minimum resources and higher clock frequencies. We implemented and investigated the performance of these candidates on modern and latest FPGA devices from Xilinx. This work serves as performance investigation of leading SHA-3 finalists on most up-to-date FPGAs.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 추계학술발표대회
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• pp.668-671
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• 2012

본 논문에서는 차세대 비디오 압축 표준인 HEVC(High Efficiency Video Coding) 복호기의 연산량과 하드웨어 면적을 감소시키기 위하여 화면내 예측 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 공통 수식에 대한 연산을 공유하는 공유 연산기를 사용하여 연산량 및 연산기 개수를 감소시키고, $4{\times}4$ PU와 $64{\times}64$ PU의 필터링 수행 여부에 대한 연산을 수행하지 않고 나머지 PU에 대해서는 LUT를 이용하여 연산을 수행하기 때문에 연산량 및 연산 시간을 감소시킨다. 또한 하나의 공통 연산기만을 사용하여 예측 픽셀을 생성하기 때문에 하드웨어 면적이 감소한다. 제안하는 구조를 TSMC 0.18um 공정을 이용하여 합성한 결과 최대 동작 주파수는 100MHz이고, 게이트 수는 140,697이다. $4{\times}4$ PU를 기준으로 제안하는 구조의 처리 사이클 수는 11 사이클로 기존 구조 대비 54% 감소하였고, 16개 참조 픽셀의 필터링 처리를 기준으로 제안하는 구조의 덧셈 연산기 개수는 37개로 표준 draft 6에 비해 22.9% 감소하였다.

• 한국정보통신학회논문지
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• 제15권2호
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• pp.439-446
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• 2011

본 논문에서는 비디오 코덱을 비롯한 멀티미디어 데이터 압축에 주로 이용되는 엔트로피 코딩 방식 중의 하나인 허프만 코딩을 위한 전용 하드웨어를 제안하고 구현하였다. 제안한 허프만 코덱은 허프만 인코더와 디코더로 구성되어 있다. 허프만 인코더는 룩업 테이블을 이용하여 심볼을 허프만 코드로 변환한다. 가변 길이의 허프만 코드는 데이터 패킷화 블록에서 32 비트의 일정한 형식으로 맞추어진 후에 프레임 단위로 직렬로 출력된다. 허프만 디코더는 직렬로 입력되는 비트스트림을 버퍼링 없이 트리 구조의 FSM을 이용하여 디코딩하여 심볼로 변환한다. 제안한 하드웨어는 동작의 유연성을 위해서 인코딩과 디코딩 하드웨어를 프로그래머블하게 동작시킬 수 있도록 하여 프로그래밍 과정을 통해서 다양한 허프만 코딩을 수행할 수 있도록 하였다. 구현한 하드웨어는 Altera사의 Cyclone III FPGA를 이용하여 검증하였고, 3725개의 LUT를 사용하면서 최대 365MHz로 동작이 가능하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권1호
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• pp.131-144
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• 2015

An extensive investigation of the influence of gate engineering on the CNTFET switching, high frequency and circuit level performance has been carried out. At device level, the effects of gate engineering on the switching and high frequency characteristics for CNTFET have been theoretically investigated by using a quantum kinetic model. It is revealed that hetero - material - gate CNTFET(HMG - CNTFET) structure can significantly reduce leakage current, enhance control ability of the gate on channel, and is more suitable for use in low power and high frequency circuits. At circuit level, using the HSPICE with look - up table(LUT) based Verilog - A models, the performance parameters of circuits have been calculated and the optimum combinations of ${\Phi}_{M1}/{\Phi}_{M2}/{\Phi}_{M3}$ have been concluded in terms of power consumption, average delay, stability, energy consumption and power - delay product(PDP). We show that, compared to a traditional CNTFET - based circuit, the one based on HMG - CNTFET has a significantly better performance (SNM, energy, PDP). In addition, results also illustrate that HMG - CNTFET circuits have a consistent trend in delay, power, and PDP with respect to the transistor size, indicating that gate engineering of CNTFETs is a promising technology. Our results may be useful for designing and optimizing CNTFET devices and circuits.

• 한국정보통신학회논문지
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• 제26권4호
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• pp.548-555
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• 2022

본 논문은 타원곡선 디지털 서명 알고리듬 (Elliptic Curve Digital Signature Algorithm; ECDSA)의 핵심 연산으로 사용되는 타원곡선 암호 (Elliptic Curve Cryptography; ECC)의 하드웨어 구현에 대해 기술한다. 설계된 ECC 프로세서는 NIST P-521 곡선 상의 8가지 연산 모드 (점 연산 4가지, 모듈러 연산 4가지)를 지원한다. 점 스칼라 곱셈 (PSM)에 필요한 연산량을 최소화하기 위해 5가지 PSM 알고리듬과 4가지 좌표계에 따른 연산 복잡도 분석을 토대로 radix-4 Booth 인코딩과 수정된 자코비안 좌표계를 적용하여 설계하였다. 모듈러 곱셈은 수정형 3-Way Toom-Cook 정수 곱셈과 수정형 고속 축약 알고리듬을 적용하여 구현되었다. 설계된 ECC 프로세서는 xczu7ev FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였다. 101,921개의 LUT와 18,357개의 플립플롭 그리고 101개의 DSP 블록이 사용되었고, 최대 동작주파수 45 MHz에서 초당 약 370번의 PSM 연산이 가능한 것으로 평가되었다.

• 대한인간공학회지
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• 제30권2호
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• pp.339-347
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• 2011

Objective: The purpose of this study was to evaluate of various material of pillows by using biomechanical variables such as the cervical stability, head pressure distribution, and muscle activity. Method: Eight subjects participated in the experiment. Three different materials such as polyester sponge, memory foam and the buckwheat shell used for Korean traditional pillow were tested. Electro-goniometer, six channels of electromyography(EMG), ten channels of the head pressure sensors were used to measure the biomechanical responses. Surface electrodes were attached to the right/left semispinals capitis(RSC, LSC), the right/left sternocleidomastoid(RSM, LSM), the right/left upper trapezius(RUT, LUT). The cervical stability was evaluated by the angle deviated from the standing neck position. The head pressure distribution was evaluated by the pressure per unit area recorded on the sensors and the intensity of peak pressure. Electromyography(EMG) data were analyzed by using root mean square(RMS) and mean power frequency(MPF). Results: The buckwheat shell material showed a higher stability in the cervical spine then the other pillows during spine position. In terms of head pressure distribution, the memory form indicated the lowest pressure at supine position, buckwheat shell material indicated the lowest pressure during lying down to side, and polyester cushion recorded the highest pressure at all postures. Conclusion: The buckwheat shell material has a biomechanical advantage to maintain a healthy neck angle and reduce the pressure on the head, which means the buckwheat shell is a potential material for ergonomic pillow design. The pillow with memory form showed second best biomechanical performance in this study. Application: The shape of the buckwheat shell pillow and the characteristics of materials can be used to design the pillow preventing neck pain and cervical disk problems.

• 한국통신학회논문지
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• 제36권5B호
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• pp.429-436
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• 2011

G-PON은 FTTH를 효율적으로 구현하는 한 방편이며 이더넷, IP 패킷, TDM 신호 등을 수용할 수 있는 GEM 프레임을 가지고 있다. 그 중에서도 이더넷은 캠퍼스 가입자 액세스, 캐리어 서비스에 있어서 가장 널리 사용되는 제 2 계층 프로토콜이므로 G-PON 시스템은 이더넷 인터페이스를 우선적으로 제공해 주어야 한다. 본 논문은 G-PON TC 칩에서 이더넷 프로토콜을 수용하기 위해 ITU-T G984.3에서 제시한 Ethernet over GEM 규격을 바탕으로 기가급의 이더넷 정합기를 구현한다. 정합기는 각각의 이더넷 프레임을 하나 또는 여러 개의 GEM 프레임에 매핑하고 GEM 헤더 생성, 프레임의 캡슐화, 분할 및 재조립 기능을 가진다. 특히, 구현된 정합기는 규격에는 없지만 중요한 기능인 MAC 주소를 논리적 연결을 확인하는데 역할을 하는 port-ID로 바꾸어 주는 변환기를 내장하고 있다. 이 정합기는 FPGA로 구현되며 논리분석기와 이더넷 분석기를 이용하여 프레임 분할과 조립, 주소 학습 기능과 처리율 등을 확인한다.

• 한국멀티미디어학회논문지
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• 제15권10호
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• pp.1247-1256
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• 2012

필터를 기반으로 하는 영상 처리 알고리즘은 많은 연산과 메모리 접근으로 인해 임베디드 환경에서의 실시간 동작이 어렵다. 본 논문에서는 필터 기반의 얼굴 검출 하드웨어 엔진을 임베디드 환경에서 실시간으로 동작시키기 위해 파이프라인 구조로 설계하고 검증하였다. 얼굴 검출 알고리즘은 입력으로 들어온 영상에서 학습된 얼굴의 특징 데이터를 이용하여 얼굴의 위치를 찾는 연산을 수행한다. 이를 하드웨어로 구현하기 위해 알고리즘의 연산을 파악하여 중복되는 연산을 병렬 처리하고 라인 메모리를 이용하여 메모리 접근을 최소화하여, 이것을 기반으로 파이프라인 구조의 하드웨어를 설계하였다. 하드웨어 구조는 Resize, ICT(Improved Census Transform), Find Candidate 등의 3 단계로 나뉘어져 있으며, 총 507KByte의 내부 SRAM을 사용하였다. ARM Cortex A8 프로세서와 Xilinx사의 Virtex5LX330을 이용하여 검증한 결과 9,039 LUTs를 사용하였고 최대 동작 클록은 165MHz로, VGA($640{\times}480$) 해상도에서 108 frame/sec의 동작속도로 최대 20명까지 검출이 가능한 것을 확인하였다.

• 전기전자학회논문지
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• 제24권1호
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• pp.339-346
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• 2020

본 논문에서는 multiple signal classification(MUSIC) 알고리즘을 바탕으로 Bluetooth 저전력 응용 기술에 적용 가능하도록 설계한 각도 추정기를 제안하고, 이를 FPGA로 구현한 결과를 제시한다. MUSIC 알고리즘은 높은 정확도에 따른 많은 연산량이 요구되므로 이를 하드웨어 고속설계 하였고, 실내 시스템의 다양한 해상도의 요구에 대응하기 위해 snapshot 가변을 가능하게 설계하였다. Xilinx zynq-7000으로 구현한 결과 9,081개의 LUTs로 구현함을 확인하였고, 100MHz의 동작주파수로 동작이 가능하도록 설계하였다.