• 제어로봇시스템학회논문지
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• 제3권1호
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• pp.94-100
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• 1997

본 연구에서는 자동화된 VLSI 제조 시스템 환경에서의 로트 조정기 및 범용 셀 제어기의 구축에 필요한 새로운 소프트웨어 구조 및 프로토콜을 제시하였다. 반도체 제조 시스템의 운용 제어 활동은 로트 조정기와 범용 셀 제어기가 상호 협조적으로 통신하는 클라이언트/서버 구조로 모형화 되었으며, 로트 조정기는 하나 이상의 작업을 수행할 수 있는 범용 셀 제어기에 작업을 의뢰하는 클라이언트로서 작동된다. 반도체 제조 시스템의 운용 소프트웨어와 관련된 기존의 연구들이 개념적인 구조와 전략 만을 다루었던 것과는 달리, 본 연구에서는 생산 설비 뿐만 아니라 물류운반 장치의 제어를 위하여 상세한 수준에서의 설계가 제시되었다. 본 연구의 특징으로는 설비 구성, 로트 형태, 일정 계획 규칙 등의 변경에 대한 동적 재구성 가능성을 들 수 있다. 또한 제안된 설계는 상용화된 프로세스 통신 기능을 사용하여 구현이 용이하다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1995년도 Proceedings of the Korea Automation Control Conference, 10th (KACC); Seoul, Korea; 23-25 Oct. 1995
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• pp.79-82
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• 1995

The problem of temperature control for rapid thermal processing (RTP) in semiconductor manufacturing is discussed in this paper. Among sub=micron technologies for VLSI devices, reducing the junction depth of doped region is of great importance. This paper investigates existing methods for manufacturing wafers, focusing on the RPT which is considered to be good for formation of shallow junctions and performs the wafer fabrication operation in a single chamber of annealing, oxidation, chemical vapor deposition, etc., within a few minutes. In RTP for semiconductor manufacturing, accurate and uniform control of the wafer temperature is essential. In this paper, a robustr controller is designed using a recently developed optimization technique. The controller designed is then tested via computer simulation and compared with the other results.

• 한국시뮬레이션학회논문지
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• 제18권4호
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• pp.59-66
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• 2009

VLSI(Very Large Scale Integration)와 WSI(Wafer Scale Integration)와 같은 통합기술로 인해 큰 용량의 메모리 대량생산이 가능 하게 된 지금 Redundancy는 메모리 칩의 제조와 결함이 있는 셀을 지닌 디바이스를 치료하는데 광범위하게 사용되어져왔다. 메모리칩의 밀도가 증가함에 따라 결함의 빈도 또한 증가한다. 많은 결함이 있다면 어쩔 수 없겠지만 적은 결함이 발생한 경우에는 해당 다이를 reject 시키는 것 보다는 수선해서 사용하는 것이 메모리생산 업체 입장에서는 보다 효율적이고 원가 절감 차원에서 필수적이다. 이와 같은 이유로 laser repair라는 공정이 필요하고 laser repair공정의 정확한 타깃을 설정하기 위해 redundancy analysis가 필요하게 되었다. CRA시뮬레이션은 기존의 redundancy analysis 알고리즘의 개념에서 벗어나 결함 유형별로 시뮬레이션한 후 RA를 진행함으로써 RA에 소요되는 시간을 절약함으로써 원가 경쟁력 강화를 할 수 있다.

• E2M - 전기 전자와 첨단 소재
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• 제7권2호
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• pp.107-116
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• 1994

In the manufacturing of VLSI circuits, variations of device characteristics due to the slight differences in process parameters drastically aggravate the performances of fabricated devices. Therefore, it is very important to establish optimal process conditions in order to minimize deviations of device characteristics. In this paper, we used one-dimensional process simulator, SUPREM-II, and two dimensional device simulator, MINIMOS 4.0 in order to extract optimal process parameter which can minimize changes of the device characteristics caused by process parameter variation in the case of short channel nMOSFET and pMOSFET device. From this simulation, we have derived the dependence relations between process parameters and device characteristics. Here, we have suggested a method to extract process parameters from design trend curve(DTC) obtained by these dependence relations. And we have discussed short channel effects and device limitations by scaling down MOSFET dimensions.

• 산업공학
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• 제20권1호
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• pp.87-93
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• 2007

Burn-in is an engineering method for screening out products containing reliability defects which would cause early failures in field operation. Previously, various burn-in models have been proposed mainly focused on the trade-off of shop repair cost and warranty cost ignoring manufacturing yield. From the view point of a manufacturer, however, burn-in decreases warranty cost at the expense of yield reduction. In this paper, we provide a general model quantifying a trade-off between product yield and reliability, in which any defect distribution from previous yield models can be used. A profit function is expressed in burn-in environments for determining an optimal burn-in time. Finally, the method is illustrated with gate oxide failures which is an important reliability concerns for VLSI CMOS circuits.

• 전자공학회논문지 IE
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• 제48권2호
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• pp.6-11
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• 2011

본 논문은 나노 구조에서 ASIC 표준 라이브러리 셀의 특성에 대하여 전파지연시간 측정의 새로운 설계 방법을 제시하였다. 라이브러리 셀((NOR, AND, XOR 등)에 대한 정확한 시간 정보를 제공함으로서 ASIC 설계 흐름 공정의 시간적 분석을 증진시킬 수 있다. 이러한 분석은 기술 공정에서 반도체 파운드리 팀에게 유용하게 사용할 수 있다. CMOS 소자의 전파지연시간과 SPICE 시뮬레이션 은 트랜지스터 파라미터의 정확도를 예측할 수 있다. 위상오차 축적방법 물리적 실험은 반도체 제조공정($0.11{\mu}m$, GL130SB)으로 실현하였다. 표준 셀 라이브러리에서 전파지연시간은 $10^{-12}$초 단위까지 정확성을 측정할 수 있었다. VLSI STPE를 위한 솔루션은 배치, 시뮬레이션, 그리고 검증에 사용할 수 있다.

• 센서학회지
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• 제7권2호
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• pp.140-146
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• 1998

정전기는 고집적 반도체소자의 제조공정에서 제품의 제조수율을 감소시키거나, 정전하에 의해 가스폭발이나 화재 등을 일으키는 원인이 되므로 정전기를 제거하기 위한 수단이나 장치가 필수적으로 요구된다. 본 논문에서는 전하중화장치의 사용시간 경과에 따른 침전극 마모 및 분진부착 특성에 대해서 실험적으로 연구하였다. 또한 전하중화장치의 침전극의 마모 최소화와 발생이온량의 정량적인 제어를 위해 인가전원을 종래의 교류전원 대신에 고주파 펄스전원으로 하여 펄스주파수 및 펄스의 시비율을 변화시킴으로서, 펄스전력을 유효하게 제어할 수 있었으며, 또 펄스전원을 사용함으로서 전하중화장치의 이온 발생특성을 크게 할 수 있음을 실험적으로 확인하였다.

• Transactions on Electrical and Electronic Materials
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• 제17권2호
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• pp.92-97
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• 2016

This paper presents design and simulation of wide band RF microswitch that uses electrostatic actuation for its operation. RF MEMS devices exhibit superior high frequency performance in comparison to conventional devices. Similar techniques that are used in Very Large Scale Integration (VLSI) can be employed to design and fabricate MEMS devices and traditional batch-processing methods can be used for its manufacturing. The proposed switch presents a novel design approach to handle reliability concerns in MEMS switches like dielectric charging effect, micro welding and stiction. The shape has been optimized at actuation voltage of 14-16 V. The switch has an improved restoring force of 20.8 μN. The design of the proposed switch is very elemental and primarily composed of electrostatic actuator, a bridge membrane and coplanar waveguide which are suspended over the substrate. The simple design of the switch makes it easy for fabrication. Typical insertion and isolation of the switch at 1 GHz is -0.03 dB and -71 dB and at 85 GHz it is -0.24 dB and -29.8 dB respectively. The isolation remains more than - 20 db even after 120 GHz. To our knowledge this is the first demonstration of a metal contact switch that shows such a high and sustained isolation and performance at W-band frequencies with an excellent figure-of merit (fc=1/2.pi.Ron.Cu =1,900 GHz). This figure of merit is significantly greater than electronic switching devices. The switch would find extensive application in wideband operations and areas where reliability is a major concern.

• 한국전기전자재료학회논문지
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• 제18권5호
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• pp.389-395
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• 2005

The etching technology of the high aspect ratio contact(HARC) is necessary at the critical contact processes of semiconductor devices. Etching the $SiO_{2}$ contact hole with the sub-micron design rule in manufacturing VLSI devices, the unexpected phenomenon of 'profile tilting' or 'bottom distortion' is often observed. This makes a short circuit between neighboring contact holes, which causes to drop seriously the device yield. As the aspect ratio of contact holes increases, the high C/F ratio gases, $C_{4}F_{6}$, $C_{4}F_{8}$ and $C_{5}F_{8}$, become widely used in order to minimize the mask layer loss during the etching process. These gases provide abundant fluorocarbon polymer as well as high selectivity to the mask layer, and the polymer with high sticking yield accumulates at the top-wall of the contact hole. During the etch process, many electrons are accumulated around the asymmetric hole mouth to distort the electric field, and this distorts the ion trajectory arriving at the hole bottom. These ions with the distorted trajectory induce the deformation of the hole bottom, which is called 'profile tilting' or 'bottom distortion'. To prevent this phenomenon, three methods are suggested here. 1) Using lower C/F ratio gases, $CF_{4}$ or $C_{3}F_{8}$, the amount of the Polymer at the hole mouth is reduced to minimize the asymmetry of the hole top. 2) The number of the neighboring holes with equal distance is maximized to get the more symmetry of the oxygen distribution around the hole. 3) The dual frequency plasma source is used to release the excessive charge build-up at the hole mouth. From the suggested methods, we have obtained the nearly circular hole bottom, which Implies that the ion trajectory Incident on the hole bottom is symmetry.