• 한국정보통신학회논문지
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• 제10권2호
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• pp.228-234
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• 2006

본 논문은 주어진 재귀 DSP 알고리듬으로부터 최적멀티프로세서 스케줄러를 이용하여 완전한 회로도를 효과적으로 생성할 수 있는 체계적인 과정에 대하여 기술한다. 이과정은 크게 스케줄 생성 단계와 회로도 생성 단계로 구성된다. 스케줄 생성 단계는 입력으로서 Fully Specified Flow Graph(FSFG)로 표현된 재귀 DSP 알고리듬을 받아서 최적 멀티프로세서 스케줄러를 생성하며 회로도 생성 단계에서는 이 스케줄러로부터 제어신호를 포함한 완전한 회로도를 생성한다. 이 회로도는 실리콘 컴파일러를 이용하여 VLSI 레이아웃으로 용이하게 변환될 수 있다. 본 논문에서는 2차 Gray-Market Lattice 필터를 예로 사용하여 전체적인 구현과정을 보인다.

• 한국음향학회지
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• 제14권5호
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• pp.63-73
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• 1995

주파수 변조(FM)의 원리를 이용하여 악기음을 합성하면, 주파수, 진폭, 변조계수 등의 파라메터들을 적절히 선택하므로써 기존의 음향 악기음과 비슷한 음을 만들 수 있다. 본 논문에서는 기존의 2 캐리어 FM 합성방식 을 하드웨어적으로 구현이 용이하게 하기 위하여 합성 파라메터 수를 제한 했다. 조작된 알고리듬을 이용하여 16개 악기음을 합성할 수 있는 DSP(Digital Signal Processor)를 $0.8{\mu}m$의 CMOS 표준 셀을 이용하여 설계하였다. 설계된 DSP가 정상적으로 악기음을 합성하는 가를 확인하기 위하여 ASIC 에뮬레이터를 이용하여 2개의 음을 동시에 합성할 수 있는 DSP를 하드웨어적으로 구현하였다. 구현된 DSP로부터 합성된 음과 실제 악기음을 주관적인 평가와 객관적인 평가를 통하여 비교한 결과 두 음이 아주 근사함을 알았다. 최종적으로 VLSI 설계툴을 이용하여 설계된 DSP를 배치 배선한 후 시간 시뮬레이션한 결과 16개 악기음을 동시에 합성할 수 있음을 확인 했다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.31-38
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• 1998

본 논문에서는 C 언어로 코딩된 32 비트 부동소수점 DSP(Digital Signal Processor)의 CBS(Cycle Base Simulator)의 설계에 관한 내용을 다룬다. 개발된 CBS는 TMS320C30과 호환되는 DSP 설계를 위한 것으로 VHDL로 게이트 레벨 설계에 앞서 DSP의 구조, 기능블록의 동작, 제어신호 등을 확정하는 데 사용된다. CBS는 상용 시뮬레이터에서는 제공되지 않는 각 파이프라인 스텝에서의 제어신호, 주요 기능 기능블록의 값, 버스 및 레지스터의 값을 알려주므로 게이트 레벨 설계시 중요한 레퍼런스가 된다. 이러한 주 기능 외에 CBS의 효율적인 수행과 결과 확인을 위하여 여러 가지 인터페이스 기능이 추가되었다. CBS의 동작의 검증은 여러 알고리즘에 대하여 상용 시뮬레이터의 결과 비교를 통하여 이루어졌으며, 전체 DSP의 시뮬레이션 속도는 VHDL을 통한 로직 시뮬레이션보다 수십 배가 빠른 것을 확인하였다. 본 연구에서 만든 CBS는 특정 DSP를 위한 것이지만 그 개념은 다른 VLSI 설계에 응용될 수 있을 것이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.247-250
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• 2000

본 논문에서는 MPEG-2 AAC 오디오 복호화 시스템을 효율적으로 설계하고 구현하였다. 구현된 시스템은 2채널의 메인 프로필 MPEG-2 AAC 비트열을 실시간으로 복호화하고, 32, 44.1, 48kHz의 표본화 주파수를 지원하여, 표준안에서 제안하는 툴 중 커플링 채널을 제외한 모든 툴을 지원한다. 설계된 시스템은 허프만 복호화와 예측 과정을 수행하는 두개의 독립된 모듈과 Programmable DSP 코어의 혼합 구조(hybrid architecture)로 최적화된 구조를 갖는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.1099-1102
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• 1999

This paper presents a real-time MPEG-2 AAC decoding system, which can decode 2-channel main profile MPEG-2 AAC bitstream. The proposed system supports all decoding tools except for coupling channel tool, and provides sampling rates of 32, 44.1, 48 KHz. The system consists of a simple programmable DSP core and two hardwired logic modules that perform Huffman decoding and prediction for real-time implementation.

• 비파괴검사학회지
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• 제20권6호
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• pp.521-537
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• 2000

초음파 영상은 의료진단을 위한 영상기기 중 가장 널리 쓰이고 있는 방법으로 전자공학에 있어서 DSP 및 VLSI 분야의 기술발전에 힘입어 보다 효율적이고 복잡한 기법들의 적용이 가능하여져 90년대에 이르러 시스템의 성능이 매우 빠르게 발달되었다. 본 논문은 의료진단용 초음파 영상장치에서 사용되는 주요 디지털 신호처리 기법과 시스템 구현 기술에 대하여 기술하였다. 구체적으로는 일반적인 초음파 영상장치의 구조 및 신호처리 기법을 소개하고, 90년대에 개발된 디지털 초음파 영상장치의 기술적인 내용을 그 기술 동향과 전망과 함께 다루었다. 특히 초음파 영상의 화질을 결정하는 가장 중요한 요소인 해상도를 증대하기 위한 모든 초음파 집속 기법을 표현할 수 있는 통합 합성 구경 모형을 제시하고, 이론적인 해석을 통하여 초음파 영상을 위한 어레이 신호처리 기법들을 구분하고 각 방법들에 대한 특성을 조사하였나. 본 논문에서 소개된 신호처리 기법들은 초음파를 이용한 비파괴 검사 분야에 유용하게 적용될 수 있는 것 들이다.

• 융합신호처리학회논문지
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• 제8권1호
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• pp.73-77
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• 2007

본 논문에서는 적응 필터링 분야에서 널리 쓰이고 있는 재귀형 LMS 필터의 고속연산을 위해 Cyclo-static 스케줄러를 이용하여 VLSI구현에 적합한 구조를 제안한다. 이과정은 크게 스케줄 생성 단계와 회로도 생성 단계로 구성되는데, 스케줄 생성단계는 입력으로서 Fully Specified Flow Graph(FSFG)로 표현된 재귀 DSP 알고리듬을 취하여 입력의 샘플링속도, 프로세서의 수, 그리고 주어진 입력에 대한 출력의 지연에 있어 최적인 Cyclo-static 스케줄러를 생성하여 각 프로세서간의 연결선이 최소가 되도록 스케줄을 변환한다. 회로도 생성 단계에서는 이 변환된 스케줄러로부터 미리 정의된 두 가지 형태의 프로세서 구조를 이용하여 그것을 구성하고 있는 레지스터 및 멀티플렉서의 할당을 행하고 제어신호를 포함한 완전한 회로도를 생성한다, 이렇게 생성된 회로도는 기존의 실리콘 컴파일러를 이용하여 VLSI 레이아웃으로 용이하게 변환 될 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1280-1283
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• 2002

This paper discusses issues in VLSI design and implementation of high performance datapath circuits. Of particular concern will he various types of multiplier and adder, which are fundamental to DSP operations. Performance comparison will be provided in terms of sampling speed, layout area, and in particular, power consumption, with techniques that may be applied to reduce power dissipation also suggested. As an example, a low power, high performance recursive filter achieved through bit-level pipelining technique is illustrated

• 한국통신학회논문지
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• 제24권10A호
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• pp.1571-1578
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• 1999

본 논문은 Direct Sequence Code Division Multiple Access (DS-CDMA) Wireless Local Loop (WLL) 시스템의 Radio Transceiver Unit (RTU)를 위한 변조기 채널 카드와 변조기 VLSI 칩의 설계 및 구현에 대해서 서술했다. 변조기 채널 카드는 ASIC, FPGA 그리고 DSP를 이용하여 구현하였다. 구현된 변조기 ASIC칩은 ETRI가 제안한 Common Air Interface (CAI) 규격을 따랐고, 동작주파수는 32MHz, 회로의 크기는 40,000 게이트이다. 그리고 $0.6\mu\textrm{m}$ CMOS 공정으로 제작되었다. 본 변조기 ASIC 칩은 4개의 I,Q 채널을 처리할 수 있는 구조로 되어 있고 각 채널은 콘벌루션널 코딩, 블록 인터리빙, 스크램블링, 왈쉬 카버링, Pseudo Noise (PN) 확산 그리고 기저대역 필터링 기능 등을 포함한다. 변조기 채널 카드는 WLL 시스템 내 RTU의 서브 유니트의 하나이며 구현된 변조기 ASIC 및 채널 카드는 실제 WLL 시스템에 실장되어 그 성능 및 기능 요구사항을 만족함을 확인할 수 있었다.

• 대한의용생체공학회:학술대회논문집
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• 대한의용생체공학회 1997년도 춘계학술대회
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• pp.342-344
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• 1997

Owing to technical advances in very large-scale integrated circuits (VLSI), high-speed digital signal processing (DSP) chips become fast enough to allow for real-time implementation of hearing aid algorithms in units small enough to be wearable. In this paper, we present a digital hearing aid processor (DHAP) chip built around a general-purpose 16-bit DSP core. The designed DHAP performs a nonlinear loudness correction of 8 octave frequency bands based on audiometric measurements. By employing a programmable DSP, the DHAP provides all the flexibility needed to implement audiological algorithms. In addition, the has a low power feature and $5.410\times5.720mm^2$ dimensions that fit for wearable devices.